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研究生:林晏慈
研究生(外文):Yan-Tzu Lin
論文名稱:系統晶片嵌入式記憶體之低功率架構設計
論文名稱(外文):Low-Power Embedded Memory Architecture Design for SOC
指導教授:吳誠文
指導教授(外文):Cheng-Wen Wu
學位類別:碩士
校院名稱:國立清華大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:中文
論文頁數:59
中文關鍵詞:系統晶片記憶體低功率
外文關鍵詞:SOCMemoryLow-power
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在嵌入式系統的設計中,減少功率消耗是相當重要的課題。在資料存取頻繁的應用上,例如語音或影像處理,記憶體系統所消耗的功率在整個系統的功率預算中佔有很大的比例。由於嵌入式系統使用的核心處理器在應用上具有很大的彈性,系統的效能並未針對特定的系統應用做最佳化;若要達到減少功率消耗的目的,在設計流程的每一步驟都必須加以考量。然而一個設計工程師往往無法熟知在每個設計階段所使用的方法,因此建立一個電腦輔助設計的環境有其存在的必要。
我們建構一個探討低功率嵌入式記憶體架構的電腦輔助設計環境,其中包含了高階記憶體模型的建立,用以在設計初期評估記憶體的特性;並且允許在功率消耗和所需代價之間作取捨。另一方面,對該系統的應用做記憶體使用狀況的分析,藉以獲得針對該系統應用的最佳記憶體架構。在這個環境之中,我們提出兩個因應不同的需求的演算法,自動化的探討可行的架構並找出最佳解。費伯納西演算法 (Fibonacci algorithm) 可產生與耗竭式演算法 (exhaustive algorithm) 相同的結果,並且其計算時間減少n倍,n為記憶體位址的數目。第二個演算法為離散演算法 (Discrete algorithm),其產生的記憶體架構是由大小為2的指數次方的記憶體區塊所組成。由實驗結果顯示,透過我們所提出的方法,可以減少記憶體系統52%的能量消耗。

第一章 序論
第二章 低功率嵌入式記憶體設計
第三章 記憶體模型的建立
第四章 考量功率消耗之記憶體分割
第五章 實驗結果
第六章 結論與未來展望

[1] A. P. Chandrakasan and R. W. Brodersen, Low power digital CMOS design. Boston: Kluwer
Academic Publishers, Jan. 1995.
[2] L. Benini and G. D. Micheli, Dynamic Power Management: Design Techniques and CAD
Tools. Boston: Kluwer Academic Publishers, 1998.
[3] A. Raghunathan, N. K. Jha, and S. Dey, “High-level power analysis and optimization,” 1998.
[4] W. C. Cheng and M. Pedram, “Low power techniques for address encoding and memory
allocation,” in Proc. Asia and South Pacific Design Automation Conf. (ASP-DAC), pp. 245—
250, 2001.
[5] M. Pedram, “CAD for low power: Status and promising directions,” in Proc. Technical Papers,
pp. 331—336, May 1995.
[6] M. Pedram, “Power minimization in IC design: Principles and applications,” ACM Trans.
Design Automation of Electronic Systems, vol. 1, pp. 3—56, Jan. 1996.
[7] F. Catthoor, S.Wuytack, E. D. Greef, F. Balasa, L. Nachtergaele, and A. Vandecappelle, Custom
Memory Management Methodology Exploration. Boston: Kluwer Academic Publishers,
1998.
[8] U. Ko, P. T. Balsara, and A. K. Nanda, “Energy optimization of multilevel cache architectures
for RISC and CISC processors,” IEEE Trans. VLSI Systems, vol. 6, pp. 299—308, June 1998.
[9] W.-T. Shiue and C. Chakrabarti, “Memory exploration for low power, embedded systems,” in
Proc. IEEE/ACM Design Automation Conf. (DAC), pp. 140—145, June 1999.
[10] N. Kawabe and K. Usami, “Low-power technique for on-chip memory using biased partitioning
and access concentration,” in Proc. IEEE Custom Integrated Circuits Conf. (CICC),
pp. 275—278, May 2000.
[11] B. S. Amrutur and M. A. Horowitz, “Speed and power scaling of SRAM’s,” IEEE Journal of
Solid-State Circuits, vol. 35, pp. 175—185, Feb. 2000.
[12] S. L. Coumeri and D. E. Thomas, “An environment for exploring low power memory configurations
in system level design,” in Proc. IEEE Int. Conf. Computer Design (ICCD), pp. 348—
353, Sept. 1999.
[13] S. L. Coumeri and D. e. Thomas, “Memory modeling for system synthesis,” IEEE Trans.
VLSI Systems, vol. 8, pp. 327—334, June 2000.
[14] L. Benini, L. Macchiarulo, A. Macii, and M. Poncino, “Layout-driven memory synthesis for
embedded System-on-Chip,” IEEE Trans. VLSI Systems, vol. 10, pp. 96—105, Apr. 2002.
[15] K. Roy and S. C. Prasad, Low-Power CMOS VLSI Circuit Design. New York: John Wiley &
Sons, 2000.
[16] M. Margala, “Low-power SRAM circuit design,” in Proc. IEEE Int. Workshop on Memory
Technology, Design and Testing (MTDT), pp. 115—122, Mar. 1999.
[17] ARM Limited, ARM Software Development Toolkit, release 2.5 ed., Nov. 1998.
[18] Avant! Inc., Avant! Passport DB35RS142 0.35 micron, 3.3 volt Synchronous RAM Compiler,
version 1.3 ed., Nov. 1998.
[19] Artisan Components, Inc., Sunnyvale, CA, TSMC 0.25 m Process High-Speed Single-Port
SRAM Generator User Manual, release 3.0 ed., June 2000.
[20] L. Benini, A. Macii, and M. Poncino, “A recursive algorithm for low-power memory partitioning,”
in Proc. Int. Symp. Low Power Electronics and Design (ISLPED), pp. 78—83, 2000.
[21] E. K. P. Chong and S. H. Zak, An Introduction to Optimization. New York: John Wiley &
Sons, 1996.
[22] M. R. Guthaus, J. S. Ringenberg, D. Ernst, T. M. Austin, T. Mudge, and R. B. Brown,
“Mibench: A free, commercially representative embedded benchmark suite,” in Proc. IEEE
Int. Workshop on Workload Characterization (WWC), pp. 3—14, 2001.

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