臺灣博碩士論文加值系統

近幾年來，由於無線通訊同時考慮可攜性應用範圍的擴大，類比數位轉換器勢必提高取樣速度及減低功率消耗，因此，本論文即針對取樣速度的提升及減少功率消耗為目標，設計一個適用平行架構之管流式類比數位轉換器。
論文中設計十位元取樣頻率50MHz CMOS九階段管流式類比數位轉換器，架構採用全差動設計，以減低共模的雜訊，並使用前後級共用運算放大器的方法，減少運算放大器的數目，減低功率消耗，同時設計100MHz取樣頻率的雙取樣保持電路做為雙通道輸入端的解多工器，整個電路包括前端的解多工器、兩個取樣頻率為50Mhz九階段管流式類比數位轉換器、多工器及時脈產生器，其中單通道類比數位轉換器的子電路包含8個1.5位元快閃式類比數位轉換器、1個2位元 快閃式類比數位轉換器、4個數位類比轉換器/減法器/增益級、編碼器、暫存器、加法器。
根據模擬結果，在電路前端解多工器與第1個階段電路誤差皆在1/2LSB以內可以達到10位元的精確度，單通道類比數位轉換器的積分非線性誤差為 0.6LSB。為降低功率消耗，電壓採用3v，消耗功率為70mW，兩端輸入電壓範圍為1.1v~1.9v，即差動輸入電壓範圍為0.8v~-0.8v，使用製程為TSMC 0.25um 1P5M。整體電路佈局面積為2320x2140um2 。

Due to the increasing range of portable application of wireless communication within the next few years, the analog-to-digital converter(ADC) must increase their sampling rate and lower the power dissipation. A pipelined ADC which is suitable for using in parallel architecture is therefore designed for this purpose.
In this thesis, a 10-bit, 50MHz sampling rate CMOS nine-stage pipelined analog-to-digital converter is designed. Fully differential structure is used to reduce the common-mode noise. By sharing amplifiers between adjacent stages, the number of amplifiers are reduced and the power dissipation is also decreased. We use a 100MHz double sample-hold circuit as a demultiplex in front of the two channels. The overall circuit contains one front demultiplex, two 50MHz nine-stage pipelined ADCs, one multiplex and a clock generator. There are eight 1.5-bit flash ADCs, one 2-bit flash ADC, four DAC/Subtractor/Gain stage, encoder, register and adder in one channel pipelined ADC.
According to the simulation results, the nonlinearity error of the demultiplex and the first stage in pipeline ADC is within 1/2LSB, conform to the 10-bit accuracy. The integral nonlinearity error of single channel ADC is 0.6LSB. Power supply of 3V is used in this ADC chip design in order to achieve low power dissipation. The simulation results show that the power dissipation of single channel ADC is 70mW. The two input range is 1.1V~1.9V. The differential input range is from 0.8V to -0.8V. The ADC is designed with tsmc 1p5m 0.25um CMOS process. The layout area of overall circuit is 2320x2140um2 。

第一章 緒論 …………………………………………………… 1
1.1 前言 ……………………………………………………… 1
1.2 動機 ……………………………………………………… 2
1.3 類比數位轉換器簡介 …………………………………… 2
1.4 論文內容簡介 …………………………………………… 4
第二章 高速類比數位轉換器之分析 ………………………… 6
2.1 快閃式類比數位轉換器 ………………………………… 6
2.2 兩階段式類比數位轉換器 ……………………………… 7
2.3 管流式類比數位轉換器 ………………………………… 7
2.3.1 管流式類比數位轉換器之數位錯誤修正 …………… 8
2.4 平行類比數位轉換器 …………………………………… 11
2.5 CMOS開關 ………………………………………………… 12
2.5.1 開關導通電阻 ………………………………………… 12
2.5.2 時脈回饋 ……………………………………………… 15
2.5.3 電荷注入效應 ………………………………………… 16
2.6 描述ADC的特性參數 …………………………………… 18
第三章 九階段管流式類比數位轉換器之分析與設計 ……… 20
3.1 平行處理之九階段管流式類比數位轉換器架構 ……… 20
3.2 子類比數位轉換器 ……………………………………… 21
3.3 比較器 …………………………………………………… 22
3.3.1 比較器模擬結果 ……………………………………… 24
3.4 運算放大器 ……………………………………………… 32
3.4.1 增益增強電路 ………………………………………… 36
3.4.2 寬振幅 ………………………………………………… 36
3.4.3 包含寬振幅增益增強電路的串疊摺疊式運算放大器 37
3.4.4 共模回授電路 ………………………………………… 38
3.4.5 運算放大器模擬結果 ………………………………… 39
3.5 解多工器 ………………………………………………… 42
3.5.1 雙取樣保持電路模擬結果 …………………………… 43
3.6 DAC/減法器/增益級 …………………………………… 44
3.7 前後級共用運算放大器 ………………………………… 46
3.7.1 DAC/減法器/增益級模擬結果 ……………………… 48
3.8 暫存器 …………………………………………………… 48
3.8.1 暫存器模擬結果 ……………………………………… 49
3.9 加法器 …………………………………………………… 50
3.10 多工器 ………………………………………………… 52
3.11 時脈產生器 …………………………………………… 53
3.11.1 時脈產生器模擬結果 ……………………………… 54
3.12 輸出緩衝器 …………………………………………… 55
3.13 平行管流式ADC ……………………………………… 55
3.13.1 10位元50MHz九階段管流式ADC模擬結果 ……… 56
第四章 九階段管流式類比數位轉換器之佈局 ……………… 58
4.1 運算放大器佈局 ………………………………………… 58
4.2 比較器佈局 ……………………………………………… 60
4.3 解多工器佈局 …………………………………………… 62
4.4 DAC/減法器/增益級佈局 ……………………………… 64
4.5 子類比數位轉換器佈局 ………………………………… 65
4.6 D型正緣觸發正反器佈局 ……………………………… 65
4.7 暫存器佈局 ……………………………………………… 66
4.8 加法器佈局 ……………………………………………… 66
4.9 D型正緣觸發正反器列佈局 …………………………… 67
4.10 多工器佈局 …………………………………………… 67
4.11 時脈產生器佈局 ……………………………………… 67
4.12 輸出緩衝器佈局 ……………………………………… 68
4.13 平行雙通道管流式類比數位轉換器佈局 …………… 68
第五章 結論 …………………………………………………… 70
5.1 結論 ……………………………………………………… 70
5.2 未來發展方向 …………………………………………… 70
圖表目錄
圖1.1 典型訊號處理示意圖 ……………………………………… 1
表1.1 ADC的應用 ………………………………………………… 3
表1.2 主要類比數位轉換器架構分類 …………………………… 4
圖2.1 3位元快閃式ADC ………………………………………… 6
圖2.2 8位元兩階段式ADC ……………………………………… 7
圖2.3 1.5位元/階段之管流式ADC ……………………………… 8
圖2.4-1 理想轉移函數 …………………………………………… 9
圖2.4-2 誤差轉移函數 …………………………………………… 9
圖2.5-1 兩倍增益轉移函數 ……………………………………… 9
圖2.5-2 誤差轉移函數 …………………………………………… 9
圖2.6 1.5位元/階段轉移函數圖 ………………………………… 10
圖2.7 比較器位準產生偏差之轉移函數圖 ……………………… 10
圖2.8 階段輸出相加 ……………………………………………… 11
圖2.9 分時平行式ADC …………………………………………… 12
圖2.10 通道間共用運算放大器 ………………………………… 12
圖2.11 CMOS開關導通時等效電路及其電導 …………………… 13
圖2.12 拔靴帶式 MOS開關 ……………………………………… 14
圖2.14 MOS開關及包含雜散電容之等效電路 …………………… 15
圖2.15 電荷注入效應示意圖 …………………………………… 16
圖2.16 包含了假開關之MOS開關 ……………………………… 16
圖2.17 CMOS 開關之電荷注入效應 …………………………… 17
圖2.18 利用全差動架構來減少電荷注入效應 ………………… 17
圖2.19 非線性誤差 ……………………………………………… 18
圖2.20 不單調性及缺碼 ………………………………………… 19
圖3.1 九階段平行管流式類比數位轉換器架構 ……………… 20
圖3.2 1.5位元/階段 轉移曲線圖 ……………………………… 21
圖3.3 子ADC電路 ………………………………………………… 22
圖3.4 全差動動態比較器 ………………………………………… 22
圖3.5 差動對比較器之簡化模型 ………………………………… 23
圖3.6(a) 取樣時脈訊號、差動輸入0.1V-0.3V方波與模擬結果 …
…………………………………………………………… 25
圖3.6(b) 取樣時脈訊號、5MHz差動輸入0.1V-0.3V弦波與模擬結果 ………………………………………………………… 26
圖3.6(c) 取樣時脈訊號、正負半週期不同差動輸入0.1V-0.3V與模擬結果 ………………………………………………… 27
圖3.7(a) 取樣時脈訊號、差動輸入0.3V-0.5V方波與模擬結果 …
…………………………………………………………… 28
圖3.7(b) 取樣時脈訊號、5MHz差動輸入0.3V-0.5V弦波與模擬結果 ………………………………………………………… 29
圖3.7(c) 取樣時脈訊號、正負半週期不同差動輸入0.3V-0.5V與模擬結果 ………………………………………………… 30
圖3.8 取樣時脈訊號、100MHz差動輸入0.1V-0.3V弦波與模擬結果 ………………………………………………………… 31
圖3.9 單端輸出之DAC/減法器/增益級取樣與放大 …………… 33
圖3.10 相位邊際在45度、60度、90度的輸出響應 ………… 34
圖3.11 包含寬振幅增益增強電路的串疊摺疊式運算放大器 … 35
圖3.12 基本單級增益級、單級串疊增益級及包含增益增強電路單級串疊增益級 …………………………………………… 36
圖3.13 寬振幅偏壓電流源 ……………………………………… 36
圖3.14 具共模回授電路之全差動運算放大器示意圖 ………… 38
圖3.15 交換電容方法的共模回授電路 ………………………… 39
表3.1 增益增強電路特性 ………………………………………… 40
圖3.16(a) N-type 增益增強電路頻率響應及相位圖 ………… 40
圖3.16(b) P-type 增益增強電路頻率響應及相位圖 ………… 40
表3.2 主運算放大器特性(nonenhancement opamp) …………… 41
圖3.17 主要運算放大器頻率響應及相位圖 …………………… 41
表3.3 包含增益增強電路之串疊摺疊運算放大器特性 ………… 41
圖3.18 包含增益增強電路之串疊摺疊運算放大器頻率響應及相位圖 ………………………………………………………… 42
圖3.19 雙取樣保持電路及時脈 ………………………………… 42
圖3.20 輸入差動步階訊號 ……………………………………… 43
圖3.21 雙取樣保持電路之非線性誤差 ………………………… 44
圖3.22 DAC/減法器/增益級電路 ………………………………… 44
圖3.23 DAC/減法器/增益級轉移函數 …………………………… 45
圖3.24 前後級共用運算放大器 ………………………………… 46
圖3.25 相位1即 導通狀態 …………………………………… 47
圖3.26 相位2即 導通狀態 …………………………………… 47
圖3.27 單階段DAC/減法器/增益級非線性誤差 ………………… 48
圖3.28 D型正緣觸發正反器 ……………………………………… 48
圖3.29 暫存器電路 ……………………………………………… 49
圖3.30 暫存器模擬結果 ………………………………………… 50
圖3.31 數位錯誤修正之加法 …………………………………… 50
圖3.32 半加法器與全加法器 …………………………………… 51
表3.4 半加法器與全加法器真值表 ……………………………… 51
圖3.33 數位錯誤修正之加法器電路 …………………………… 51
圖3.34 D型正緣觸發正反器列 …………………………………… 52
圖3.35 多工器 …………………………………………………… 52
圖3.36 多工器電路 ……………………………………………… 53
圖3.37 時脈訊號 ………………………………………………… 53
圖3.38 時脈產生器電路 ………………………………………… 54
圖3.39 時脈產生器輸出波形 …………………………………… 54
圖3.40 輸出緩衝器 ……………………………………………… 55
圖3.41 雙通道平行管流式ADC電路 …………………………… 55
圖3.42 單條管流式ADC之實際電路 …………………………… 56
圖3.43 單條ADC之積分非線性誤差 …………………………… 56
表3.5 單條ADC特性 ……………………………………………… 57
圖4.1 電容佈局 …………………………………………………… 59
圖4.2 交互排列之差動輸入對 …………………………………… 59
圖4.3 防護圈導出雜訊示意圖 …………………………………… 60
圖4.4 運算放大器佈局 …………………………………………… 61
圖4.5 比較器佈局 ………………………………………………… 61
圖4.6 解多工器佈局架構 ………………………………………… 62
圖4.7 解多工器佈局 ……………………………………………… 63
圖4.8 DAC/減法器/增益級佈局 ………………………………… 64
圖4.9 子類比數位轉換器佈局 …………………………………… 65
圖4.10 D型正緣觸發正反器佈局 ………………………………… 65
圖4.11 暫存器佈局 ……………………………………………… 66
圖4.12 加法器佈局 ……………………………………………… 66
圖4.13 D型正緣觸發正反器列佈局 ……………………………… 67
圖4.14 多工器佈局 ……………………………………………… 67
圖4.15 時脈產生器佈局 ………………………………………… 67
圖4.16 輸出緩衝器佈局 ………………………………………… 68
圖4.17 平行ADC佈局架構 ……………………………………… 68
圖4.18 平行ADC佈局 …………………………………………… 69

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