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臺灣博碩士論文加值系統

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研究生:陳許民
研究生(外文):Shu--Min Chen
論文名稱:應用鎖相迴路技術設計5GHzCMOS頻率產生器
論文名稱(外文):A PLL-based 5GHz CMOS Frequency synthesizer
指導教授:劉萬榮
指導教授(外文):Wan-Rone Liou
學位類別:碩士
校院名稱:國立海洋大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:中文
論文頁數:71
中文關鍵詞:鎖相迴路頻率合成器頻率產生器壓控震盪器相頻偵測器充電泵浦除頻器
外文關鍵詞:PLLfrequency synthesizerfrequency synthesizerVCOPFDCharge pumpDivider5GHz
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本論文中設計一個工作在1伏特與1.8伏特,而輸出頻率範圍為4.63GHz~5.035GHz之CMOS頻率產生器,我們利用鎖相迴路的基本架構來完成一個全積體化的鎖相迴路,其中包括相位/頻率偵測器、電荷充放電路、低通濾波器、5GHz壓控震盪器及除頻器電路。相位/頻率偵測器用來偵測參考訊號與內部除頻訊號間的相位差及頻率差,產生UP與DN的充放電數位控制訊號,後級的電荷充放電路把UP與DN的數位訊號轉成相對的電壓差,用來調變壓控震盪器的震盪頻率。使用二階低通濾波器來濾掉電荷充放電路輸出的高頻訊號成分。壓控震盪器的部分採用LC-tank的震盪器架構,把整個震盪頻率提高至5GHz左右。除頻器是使用主僕式、非同步與同步架構組合而成,其中主僕式除頻電路能夠將5GHz的輸出頻率除以二,完整的除頻電路可提供224的除頻倍數。此鎖相迴路系統是使用台灣積體電路公司0.18μm單層多晶矽-六層金屬之N型井製程技術,整個消耗功率約為57.6mW,佈局面積為1500μmx1800μm。

In this thesis, we design a 1V/1.8V CMOS frequency synthesizer with output frequency 4.63GHz~5.035GHz, which is composed of a phase/frequency detector (PFD), a charge pump circuit (CP), a low pass filter (LF), a 5GHz voltage controlled oscillator (VCO) and frequency divider (FD), based on simple phase-locked loop (PLL) system structure that has been fully integrated on a single chip. The PFD detects the phase and frequency error between the reference signal and the divider output, and then produces the UP and DN signals. Next stage, the CP transfers the digital signals, UP and DN, to a relative voltage signal to modulate the output frequency of the VCO. The second-order LF filter is designed to filter off the part of high frequency in output signal of the CP. The VCO is designed with the LC-tank structure and the output range up to 5GHz. The FD employs the master-slave latch, asynchronous and synchronous circuits to provide a divider of the factor 224, which the master-slave latch can work in 5GHz high frequency. The PLL is simulated with the TSMC 0.18μm 1P6M technology. The power dissipation of the PLL is about 57.6mW and the total chip area is 1500μmx1800μm.

誌謝 I
中文摘要 II
英文摘要 III
目錄 IV
圖目錄 VII
表目錄 XI
第一章 序論…………………………………………………………………1
1-1 研究動機 1
1-2 5GHz頻率產生器 2
1-3 論文組織 3
第二章 頻率合成器的系統分析……………………………………………4
2-1 前言 4
2-2 鎖相迴路系統分析 6
2-2.1 相位偵測器(Phase frequency detector) 9
2-2.2 壓控震盪器(Voltage control oscillator) 11
2-2.3 除頻器(Frequency divider) 12
2-2.4 迴路濾波器(Loop filter) 13
2-3 迴路系統的模擬 16
第三章 頻率合成器的系統分析……………………………………………19
3-1 簡介 19
3-2 相位頻率偵測器 19
3-2.1 互斥或閘相位偵測器 20
3-2.2 三態相位偵測器 21
3-3 相位頻率偵測器 23
3-4 除頻器 28
3-4.1高頻除頻器之電路設計 28
3-4.2基本除頻器之電路設計 30
3-5 除頻器模擬結果 31
第四章 頻率合成器的系統分析……………………………………………34
4-1 簡介 34
4-2 基本震盪原理 34
4-2.1 LC-tank震盪器 35
4-3 元件的高頻特性 37
4-3.1 螺旋電感元件 37
4-3.2 可變電容元件 38
4-3.3 電晶體元件 40
4-4 壓控震盪器之設計 40
4-4.1 5GHz壓控震盪器 41
4-4.2 壓控震盪器的電路模擬 42
第五章 電荷充放電路及鎖相迴路設計……………………………………45
5-1 簡介 45
5-2 充電泵浦 45
5-2.1 充電泵浦的電路設計 46
5-2.2 充電泵浦模擬結果 48
5-3 鎖相迴路的設計 50
5-3.1 迴路濾波器的設計 51
5-3.2 鎖相迴路的參數定義 52
5-4 鎖相迴路之開迴路模擬 55
第六章 頻率產生器的佈局圖………………………………………………61
6-1 佈局 61
6-2 測試考量 62
6-3 子電路佈局佈局 63
第七章 結論與建議…………………………………………………………67
7-1 結論 67
7-2 建議及將來研究方向 68
參考文獻………………………………………………………………………69
圖1-1 典型的無線通訊射頻系統 2
圖1-2 充電泵浦鎖相迴路方塊圖 2
圖2-1 (a)理想 (b)實際狀況的振盪器輸出頻譜 2
圖2-2 理想與存在jitter的波形圖 4
圖2-3 相位雜訊對transmitter與receiver的影響 5
圖2-4 含有spurs tone的頻率合成器輸出頻譜 5
圖2-5 頻率合成器之Sidebands對接收端的影響 6
圖2-6 鎖相迴路頻率合成器的基本電路方塊圖 6
圖2-7 線性模式下的鎖相迴路方塊圖 8
圖2-8 相位偵測電路加上充電泵浦的示意圖 9
圖2-9 頻率偵測器的三態變化圖 10
圖2-10 Toggle flip flop (a)除二電路架構(b)輸出輸入波形圖 12
圖2-11 N階漣波計數器(n-stage ripple counter) 12
圖2-12 (a)被動落後濾波器(b)主動落後濾波器(c)主動比例積
分濾波器 13
圖2-13 三階鎖相迴路之根軌跡圖 17
圖2-14 三階鎖相迴路之步階響應圖 17
圖2-15 三階鎖相迴路之開迴路波德圖 18
圖2-16 三階鎖相迴路之閉迴路波德圖 18
圖3-1 (a)兩訊號無誤差(b)兩訊號差1/6週期(c)兩訊號差1/2週期 20
圖3-2 XOR相位偵測轉移特性圖 20
圖3-3 三態相位偵測器簡單架構圖 21
圖3-4 相位/頻率偵測器的三態變化圖 21
圖3-5 三態的相位/頻率偵測器轉移特性圖 22
圖3-6 (a)nand gate邏輯電路(b)六個nand gate組合而成的D-type
flip flop 23
圖3-7 相位偵測器之子電路組合結構 23
圖3-8 兩輸入相位無誤差偵測輸出仍有窄脈波 24
圖3-9 兩輸入有相位誤差之偵測輸出圖 24
圖3-10 (a)參考訊號相位領先(b)參考訊號相位落後(c)兩相位頻率相等(d)參考訊號頻率較快(e)參考訊號頻率較慢 25
圖3-11 除頻器電路區分兩個部分 28
圖3-12 (a)單時脈輸入觸發時脈(b)互補時脈輸入觸發時脈架構圖 29
圖3-13 高頻除頻器(master & slave)的電路圖 29
圖3-14 輸出為輸入時脈週期的 =8倍架構圖 30
圖3-15 TSPC D-type flip flop by Yuan and Svensson 31
圖3-16 使用TSPC D-type flip flop之除7電路架構 31
圖3-17 除頻器的架構區分圖 31
圖3-18 (a)壓控振盪器的輸出訊號(尚未除頻) (b)經過高頻除頻器除二後的輸出訊號(c)經過非同步除頻器除二後的輸出訊號(d)經過同步除頻器除七後的輸出訊號(e)經過非同步除頻器除八後的輸出訊號(總共除224) 33
圖4-1 迴授系統 34
圖4-2 基本的LC tank振盪器的形式 35
圖4-3 (a)電路提供負電阻(b)等效電路 35
圖4-4 (a)LC tank脈衝衰減響應(b)加上負電阻以消除Rp的功率損失(c)使用主動電路提供負電阻 36
圖4-5 (a)電感的俯視圖(b)結構剖面圖 37
圖4-6 符合散射參數之螺旋電感等效電路 38
圖4-7 (a)電晶體可變電容結構(b)二極體可變電容結構 39
圖4-8 (a)電晶體可變電容等效電路模型(b)二極體可變電容等效電路模型 39
圖4-9 所示為射頻電晶體等效模型 40
圖4-10 交互耦合電晶體汲極看入的阻抗 41
圖4-11 5Ghz壓控震盪器電路圖 41
圖4-12 並聯電感Q值模擬圖 42
圖4-13 壓控震盪器的輸出模擬圖 43
圖4-14 控制電壓對頻率輸出變化圖 43
圖4-15 震盪器輸出頻譜模擬圖 44
圖5-1 充電泵浦與相位/頻率偵測器簡化模型 45
圖5-2 充電泵浦半電路 46
圖5-3 完整充電泵浦電路圖 47
圖5-4 相位/頻率偵測器加充電泵浦與電位差之關係圖 47
圖5-5 (a)迴授相位領先(b)參考相位落後(c)充電情況的模擬結果(降低VCO輸出頻率) 48
圖5-6 (a)迴授相位落後(b)參考相位領先(c)放電情況的模擬結果(提高VCO輸出頻率) 49
圖5-7 簡單的充電泵浦鎖相迴路的模型 50
圖5-8 (a)相位頻率偵測器、充電泵浦與低通濾波器線性度測試(b)坡度近似圖 51
圖5-9 為一階和二階的迴路濾波器 52
圖5-10 鎖相迴路工作範圍表示圖 53
圖5-11 鎖相迴路開迴路電路圖 55
圖5-12 當參考相位落後時,相位/頻率偵測器之UP輸出 56
圖5-13 當參考相位落後時,相位/頻率偵測器之DN輸出 56
圖5-14 壓控振盪器之控制電壓 57
圖5-15 5Ghz頻率產生器之輸出 57
圖5-16 高頻除二之輸出結果58
圖5-17 後續除頻器除二之輸出結果 58
圖5-18 後續除頻器除七之輸出結果 59
圖5-19 後續除頻器除八之輸出結果 59
圖6-1 頻率產生器佈局圖 61
圖6-2 頻率產生器子電路與pad分佈圖 62
圖6-3 相位/頻率偵測器佈局圖 63
圖6-4 電流充放電路佈局圖 63
圖6-5 迴路濾波器佈局圖 64
圖6-6 master-slave除頻器佈局圖 64
圖6-7 除2電路的非同步除頻器佈局圖 64
圖6-8 除7電路的同步除頻器佈局圖 65
圖6-9 除8電路的非同步除頻器佈局圖 65
圖6-10 5Ghz壓控震盪器佈局圖 65
表1-1 IEEE802.11a以及HIPERLAN/2通訊技術之比較 3
表2-1 LC-tank Oscillator與Ring Oscillator的比較 11
表2-2 值大小與相位邊際的關係列表 15
表4-1 電感等效電路模型的參數意義 38
表4-2 可變電容等效電路模型的參數意義 39
表4-3 電晶體等效電路模型的參數意義 40
表5-1 二階系統中鎖相迴路參數方程式 54
表5-2 5Ghz頻率產生器參數表 60

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QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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