臺灣博碩士論文加值系統

本論文設計一個10位元、取樣頻率20MHz的三階段管流式類比數位轉換器。本轉換器由三級所構成，每級4位元的解析度，再配合數位錯誤修正的技術。總共使用48個比較器5個運算放大器。主要子電路有取樣保持電路、四位元快閃式類比數位轉換器、四位元類比數位轉換器/減法器、增益級電路、時序產生器、編碼器、暫存器及加法器。其中取樣保持電路採用切換式電容電路技術，所以不需用到絕對精確的電容，只需相對精確的電容，對製程技術較容易達成。根據模擬結果，整個電路可工作在20MHz，積分非線性誤差可在 0.5LSB之內。整個系統的輸入範圍為0.85V至2.45V，採用3.3V電壓供應，功率消耗為280mW，全部晶片面積為1800 1800μm2。使用製程為台灣積體電路公司0.25μm 1P5M之製程。

In this thesis, we design a 10-bit, 20Msamples/s, three stages pipelined analog-to-digital converter（ADC）. The converter consists of 3 stages with a resolution 4-b/stage with digital error correction. There are 48 comparators and 5 operational amplifiers. The main sub-circuits of the converter are sample-and-hold, 4-bit flash ADC, 4-bit digital-to-analog converter, subtractor, gain circuit, clock generator, encoder, register, digital error correction. The sample/hold circuit is implemented with switched-capacitor techniques. Switched-capacitor requires relative accurate capacitance not absolute accurate capacitance. It is therefore much easier to be fabricated for processing technology. The simulation results show that the overall circuit of ADC has 20MHz rate and 0.5LSB integral nonlinearity. The input range of ADC is from 0.85V to 2.45V. Power supply of 3.3V is used for this ADC chip. The power dissipation of the ADC is about 280mW. Total layout area is about 1800 1800μm2. The converter is fabricated with TSMC 0.25μm 1P5M CMOS technology.

第一章 緒論………………………………………………………1
1-1 動機.………………………………………………………………1
1-2 類比數位轉換器的簡介…………………………………………1
1-3 內容簡介…………………………………………………………2
第二章 高速類比數位轉換器架構分析…………………………3
2-1 高速類比數位轉換器的架構………………………………3
2-1-1 快閃式類比數位轉換器……………………………3
2-1-2 二階段式類比數位轉換器…………………………4
2-1-3 管流式類比數位轉換器……………………………5
2-2 類比數位轉換器精確度……………………………………6
2-3 管流式類比數位轉換器的雜訊分析………………………8
2-4 數位錯誤修正………………………………………………9
2-5 MOS開關……………………………………………………12
2-5-1 通道電荷注入效應…………………………………13
2-5-2 消除電荷注入效應…………………………………14
第三章 三階段管流式類比數位轉器分析與設計……………………16
3-1 三階段管流式類比數位轉換器架構分析………………………16
3-2 運算放大器…………………………………………………….17
3-1-1 疊串電路………………………………………………………18
3-1-2 寬擺幅電流鏡電路……………………………………………19
3-1-3 增益增強型寬擺幅摺疊疊串放大器…………………………20
3-1-4 運算放大器模擬結果…………………………………………20
3-2 比較器………………………………………………………23
3-2-1 比較器架構分析……………………………………23
3-2-2 比較器模擬結果……………………………………24
3-3 四位元快閃式類比數位轉換器……………………………26
3-4 取樣保持電路………………………………………………30
3-5 數位類比轉換器/減法器…………………………………33
3-6 增益級………………………………………………………38
3-7 時序產生器…………………………………………………40
3-8 編碼器………………………………………………………41
3-9 暫存器………………………………………………………42
3-10 加法器…………………………………………………………44
3-11 三階段管流式類比數位轉換器模擬結果……………………47
第四章 三階段管流式類比數位轉換器電路佈局…………………48
4-1 基本佈局考量……………………………………………48
4-2 類比電路佈局……………………………………………48
4-3 類比數位混合式電路佈局考量…………………………49
4-4 實際電路佈局……………………………………………50
4-4-1 類比電路佈局……………………………………50
4-4-2 數位電路佈局……………………………………52
第五章 結論
5-1 結論………………………………………………………57
5-2 展望及挑戰………………………………………………57

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