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臺灣博碩士論文加值系統

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研究生:鄭惟仁
論文名稱:2048位元RSA加解密系統實作
論文名稱(外文):The Implement of a 2048-bit RSA Cryptosystem
指導教授:詹景裕詹景裕引用關係黃玄煒黃玄煒引用關係
學位類別:碩士
校院名稱:國立海洋大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:中文
論文頁數:47
中文關鍵詞:密碼系統RSA演算法蒙哥馬利演算法心脈式陣列
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現今世界網路通訊非常地發達,大量的資料在網路上被傳輸。為防止遭蓄意竊取,因此數位化資料的加解密顯得越來越重要。強大的RSA密碼系統除能維護資料安全外,另有數位簽章功能。本文設計一個以RSA演算法為基礎的2048為位元加解密公開金鑰密碼系統(Public Key Cryptosystem),採用修改過後的蒙哥馬利演算法(Montgomery Algorithm),達到簡化複雜的指數餘數運算,並配合心脈式陣列(Systolic Array)之設計方式,有效降低晶片面積,實作部分以硬體描述語言(VHDL),配合Apex 20K400EBC-1X可程式陣列閘(FPGA)完成1536位元RSA加解密晶片設計,經測試工作頻率為40 MHz,輸出鮑率為8.65 Kbps。另外設計完成一2048位元RSA加解密系統,完成模擬驗證,若有Apex 20K400EBC-1X更高等級系列之FPGA,即可完成硬體實作。
目 錄
圖目錄 ii
表目錄 iii
第一章 緒論 1
第二章 RSA密碼系統 4
2-1密碼系統 4
2-1-1 秘密金鑰密碼系統 4
2-1-2 公開金鑰密碼系統 5
2-2 RSA密碼系統 7
2-2-1 RSA密碼系統之加密與解密 7
2-2-2 RSA數學模式分析 9
第三章 RSA演算法 12
3-1 指數餘數演算法 12
3-2 乘法餘數演算法 14
3-2-1蒙哥馬利演算法 14
3-2-2修改過的蒙哥馬利演算法 17
3-3 修改過之指數餘數演算法--------------------------------19
第四章 硬體架構 22
4-1 輸入及輸出模組 22
4-2暫存器模組 23
4-3 乘法餘數模組 26
4-4 控制模組---------------------------------------------------28
第五章 硬體實作 29
5-1 設計流程 29
5-2 模擬結果 31
5-2-1 RTL模擬結果 31
5-2-2 Gate Level模擬結果 35
5-3 FPGA驗證 35
5-4效能評比 31
第六章 結論 45
參考文獻 47
圖目錄
圖2-1 公開金鑰加解密系統------------------------------------------6
圖3-1 H演算法結構 14
圖4-1 RSA晶片架構 22
圖4-2 輸入及輸出模組 23
圖4-3 暫存器模組 25
圖4-4 位元串列乘法餘數心脈式陣列模組 27
圖5-1 RLT模擬之加密結果 33
圖5-2 RLT模擬之解密結果 34
圖5-3 Gate Level模擬之加密結果 36
圖5-4 Gate Level模擬之解密結果 37
圖5-5 佈局及繞線完成後結果 38
圖5-6 測試平台示意圖 42
表目錄
表5-1 RSA加、解密晶片之接腳 42
表5-2 RSA加、解密晶片特性表 43
表5-3 RSA加、解密晶片統計表 43
表5-4 硬體需求比較表 44
表5-5 時間複雜度比較表 44
參考文獻
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