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研究生:黃猷淳
研究生(外文):Yu-Chun Huang
論文名稱:20MHz8位元採用雙重取樣之取樣與保持電路的設計與研究
論文名稱(外文):20MHz 8-bit Sample-and-Hold Circuit with Double Sampling
指導教授:連振炘
指導教授(外文):Chenhsin Lien
學位類別:碩士
校院名稱:國立清華大學
系所名稱:電子工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2003
畢業學年度:91
語文別:中文
論文頁數:68
中文關鍵詞:取樣與保持電路雙重取樣
外文關鍵詞:Sample-and-HoldDouble Sampling
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隨著積體電路技術的快速發展,數位信號處理的技術亦日趨成熟。然而在我們生活的世界裡,大部分的信號仍是以類比的方式存在。因此在數位信號的處理上,我們往往需要藉由類比數位轉換器將一些類比信號轉換成為我們所需要的數位信號。因此一個高速且高精確度的類比數位轉換器便扮演著極為重要的角色。
以目前類比數位轉換器的技術而言,在應用上已有相當多的架構發表。但在實現高精確度且兼具相當速度的架構下,我們往往在類比數位轉換器的前端需採用一特性良好的取樣保持電路。因此一個取樣保持電路的速度及精確度往往主宰了一個類比數位轉換器的性能好壞。所以設計一個符合目前類比數位轉換器產品規格的取樣保持電路來作為此類比數位轉換器的前端電路便成為相當重要的課題。
本篇論文描述一個20MHz,8位元的CMOS擬似差動取樣保持電路並採用雙重取樣之工作方式。本電路主要包含運算放大器,單增益緩衝器,電容及一些MOS開關。我們所設計之取樣保持電路主要是以作為一類比數位轉換器之前端電路來作設計考量。
其運算放大器主要採用單極點之系統,利用折疊疊串架構之設計,擁有69.5dB之直流增益,與120MHz之單增益頻寬。
本論文之取樣保持電路採用 TSMC 0.25 um 1P5M CMOS 之製程作設計。在3.3V與2.5V之兩組電源電壓下產生12mW之功率消耗,整個晶片面積為 831×831 um2。
本論文以混合訊號模式來設計此電路,並利用Full-Customer設計之技術來實現整個電路之設計。其中以HSPICE來對整個電路作特性上的模擬與評估,並以CADANCE來完成整個電路之佈局,最後利用DRACULA來完成電路與佈局間之驗證。

This thesis describes a 20MHz, 8-bit resolution CMOS pseudodifferential sample-and-hold circuit with double sampling, which is to be mainly intended for front-end use in analog-to-digital converters. The circuit is composed of an operational amplifier, unit gain buffer, capacitors, MOS transistor switches.
The folded-cascode amplifier is used in our design of the operational amplifier. From the simulation, a DC gain of 69.5dB, and a unit gain frequency of 120MHz, are obtained.
The sample-and-hold circuit has been designed with a TSMC 0.25 um 1P5M CMOS technology. Total power consumption is 12.0 mW from 2.5V and 3.3V supply, and the chip area measures 831×831 um2.

目錄
摘 要 Ⅰ
誌 謝 Ⅱ
目 錄 Ⅲ
圖 目 錄 Ⅵ
1. 緒 論 1
1.1 研究動機………………………………………………………..1
1.2 相關研究發展現況……………………………………………..2
1.3 論文組織……………………………………………….……….4
2. 取樣保持電路架構概論 5
2.1 簡介……………………………………………………………..5
2.2 取樣保持電路之基本原理及設計考量………………………..6
2.2.1 取樣保持電路開關的設計考量………………………...7
2.2.2 取樣保持電路之架構介紹…………………………….11
2.3 本論文所採用之電路架構………………………….………...22
2.4 結論………………………………………………….………...24
3. 用於取樣保持電路之運算放大器及其週邊電路之設計與考量 25
3.1 簡介…………………………………………………………….25
3.2 運算放大器的設計考量…………………………..…………...26
3.3 單增益緩衝器之設計考量………………………..…………...32
3.4 本論文所採用運算放大器之設計考量…………..…………...34
3.5 寬振幅定電導之偏壓電路………………………..…………...38
3.6 結論………………………………………………..…………...43
4. 電路實現及晶片佈局 45
4.1 簡介…………………………………………………..………..45
4.2 取樣保持電路之實現…………………………………………45
4.2.1 電晶體開關之選取…………………………………….47
4.2.2 時脈產生器的設計考量……………………………….48
4.2.3 擬似差動取樣保持電路架構之實現………………….50
4.3 取樣保持電路之佈局考量 53
4.3.1 雜訊耦合……………………………………………….53
4.3.2 電容之選取與佈局考量……………………………….55
4.3.3 運算放大器及其元件之佈局考量…………………….57
4.3.4 切換電容式電路佈局的配置考量…………………….60
4.3.5 取樣保持電路之完整佈局考量……………………….60
4.4 結論……………………………………………….……………64
5. 結論與建議 65
5.1 總結……………………………………….……………………65
5.2 建議將來研究方向…………………………………….………66
參考文獻 67
圖目錄
1.1 各種運用範圍下類比數位轉換器之性能需求示意圖…………...3
1.2 各種類比數位轉換器架構下之性能表現示意圖………………...3
2.1 時序控制取樣保持電路示意圖………………………………...…6
2.2 NMOS開關取樣保持電路示意圖………………………………...7
2.3 電荷注入效應示意圖……………………………………………...8
2.4 保持狀態下之反饋效應…………………………………………...9
2.5 取樣抖動效應示意圖….…………………………………………10
2.6 取樣模態下NMOS開關等效電阻Ron變化造成之訊號輸出失真現象………………………………………………………………..10
2.7 取樣保持電路型式一…………………………………………….11
2.8 型式一取樣保持分解動作圖…………………………………….12
2.9 型式二取樣保持電路架構分解動作圖………………………….14
2.10 型式三取樣保持電路…………………………………………….15
2.11 型式三取樣保持電路分解動作圖……………………………….16
2.12 具雙米勒電容之取樣保持電路架構圖………………………….17
2.13 具雙米勒電容之取樣保持電路分解動作圖…………………….18
2.14 閉迴路取樣保持電路基本架構圖……………………………….19
2.15 利用假開關補償電荷注入效應示意圖………………………….20
2.16 於取樣保持模態下具OP負回授路徑之閉迴路取樣保持電路..21
2.17 本論文所採用之取樣保持電路架構…………………………….23
3.1 基本的單級運算放大器組態…………………………………….27
3.2 (a)基本串疊架構,(b)主動式串疊架構…………………………28
3.3 望遠鏡式串疊架構之運算放大器……………………………….29
3.4 運用NMOS差動輸入組態之折疊疊串架構運算放大器………30
3.5 運用PMOS差動輸入組態之折疊疊串架構運算放大器………31
3.6 源極隨耦器基本架構…………………………………………….32
3.7 具自我獨立N型井之PMOS源極隨耦器架構…………………33
3.8 取樣模態等效電路圖…………………………………………….34
3.9 取樣模態等效電路之實際電路實現…………………………….35
3.10 取樣模態等效電路之增益及相位響應………………………….37
3.11 輸入電壓Vi由0V增加至2.5V時Vo及node1之電壓準位…37
3.12 本電路輸入步階函數之輸出穩定時間模擬結果……………….38
3.13 寬振幅串疊電流鏡……………………………………………….39
3.14 本論文所採用之偏壓電路架構………………………………….41
3.15 偏壓電路之VDD由0V到2.5V的變化下的模擬結果………….43
4.1 本論文取樣保持電路之實際電路……………………………….46
4.2 非重疊時脈產生電路…………………………………………….49
4.3 非重疊時脈產生電路之輸出模擬結果………………………….49
4.4 具雙重取樣功能之擬似差動取樣保持電路…………………….50
4.5 本電路在20MHz的取樣頻率下輸入一3.3MHz之弦波之輸出暫態波形…………………………………………………………….52
4.6 20MHz的取樣頻率下輸入一3.3MHz之弦波情形下之快速傅立頁轉換分析………………………………………………………..53
4.7 具有保護環之MOS元件的佈局平面圖………………………..55
4.8 MIM電容示意圖…………………………………………………56
4.9 MIM電容之實際元件佈局平面圖………………………………57
4.10 MOS交錯佈局與假元件之使用佈局平面圖………………….58
4.11 交叉對稱之佈局技巧…………………………………………….59
4.12 運算放大器之佈局平面圖……………………………………….59
4.13 切換電容式電路的基本佈局示意圖…………………………….60
4.14 取樣保持電路之佈局平面圖…………………………………….61
4.15 寬振幅定電導偏壓電路之佈局平面圖………………………….62
4.16 具雙重取樣功能之擬似差動取樣保持電路佈局平面圖……….63

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