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研究生:吳誠昌
研究生(外文):Cheng-Chang Wu
論文名稱:通道解碼器之及時硬體模擬系統研製
論文名稱(外文):A Real-Time Emulation Hardware Platform for Channel Decoder
指導教授:鐘太郎丁原梓
指導教授(外文):Tai-Lang JongYuan-Tzu Ting
學位類別:碩士
校院名稱:國立清華大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2003
畢業學年度:91
語文別:中文
論文頁數:51
中文關鍵詞:通道解碼器硬體模擬平台迴旋編碼
外文關鍵詞:PCIViterbichannel decoderFPGAconvolutional code
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在現在的通訊系統中,通道雜訊的干擾將是傳輸訊號時無法避免的,因此,便有許多通道編解碼理論的出現,先在發送端對資料作編碼後,經由通道傳輸到接收端,即使受到了雜訊干擾卻仍然可以利用解碼器解出最近似原來的傳輸資料。而一般通訊系統中最常用的錯誤更正碼則是迴旋編碼(Convolutional code),而Viterbi 演算法正是可以對迴旋碼作最佳可能性解碼的一種算法。
在發展通道解碼器的過程中,若沒有硬體的架構支援,便只能利用軟體如Xilinx ISE,Synplify Pro,ModelSim等將所設計的解碼電路作合成及模擬,所以本論文研製了一個系統平台,採用個人電腦的PCI介面,及Xilinx公司的XCV1000E(FPGA)所架構而成,使用者可以將寫好的decoder電路經過編譯後,利用此系統平台迅速地燒錄在FPGA上,並不斷產生迴旋編碼資料,再加入模擬的雜訊,由PCI介面送至解碼器電路作解碼運算,最後才回傳至電腦上作結果分析,驗證所設計的Viterbi decoder是否正確。
另外,在本論文中,也設計了一個可調參數的Viterbi 解碼器IP產生器,可以根據我們的需求產生不同(n,k,m)參數的解碼器硬體描述語言(VHDL),配合上述的硬體平台,來作各種不同參數下,硬體平台的測試。
本系統平台的建立,除了在通道解碼器上的應用外,它也可以提供一般電路設計者來驗證模擬其所設計的電路是否正確無誤,提供了一個可以大量快速傳輸的資料數據的匯入與結果分析。

ABSTRACT
In modern communication systems, the interference of the channel noise is unavoidable when we transmit data. To overcome this problem, many theories about channel coding have been developed. Firstly, the data in the transmitter is coded, and then transmitted to the receiver via channel. Though it may be corrupted by the channel interference, the decoder can still get the decoded data that is like the original data. The most commonly used error control coding is the convolutional code in communication systems. The Viterbi algorithm is a Maximan-likelihood decoding algorithm for the convolutional code. When developing the channel decoder without hardware support, we can only use software tools such as Xilinx ISE, Synplify Pro, or ModelSim to synthesize and simulate the decoder. In this thesis, we first design a PCI-based emulation hardware and host GUI system that utilizes a Xilinx FPGA XCV1000E for fast design realization and real-time emulation for channel decoder. Users can compiler their decoder circuit and use the system to program decoder circuit into the FPGA quickly. The system can generate convolutional code continuously, add the simulated channel noise, and then transmit data to decoder circuit by PCI interface. The system can then analyze the results from the FPGA decoder to test and verify if the design is correct.
Besides, a flexible IP builder is designed which enables experimenting different aspects of Viterbi decoders by changing (n,k,m) parameters. The builder can generate the VHDL code of different parameter according to our need. Afterward, the real-time hardware emulation of the decoder can be performed.
The field test of the developed PCI-based FPGA hardware emulation platform illustrates the effectiveness and usefulness of the system. It can also be used as a general fast hardware emulation platform for designing other circuits and applications.

內容目錄
圖目錄
表目錄
第一章 簡介 1
1.1 關於Viterbi 通道編碼 2
1.2 本系統硬體架構圖 3
1.3 本論文之概貌介紹 4
第二章 PCI介面電路之規格與設計 5
2.1 PCI介面簡介 5
2.2 PCI BUS訊號定義 6
2.3 基本傳輸 6
2.4 PCI Controller電路設計 9
2.5 PCI介面硬體測試 15
第三章 FPGA Configuration 18
3.1 FPGA燒錄流程 18
3.2 FPGA Controller的製作 22
3.3 FPGA Controller模擬與測試 24
第四章 迴旋碼與Viterbi演算法 27
4.1 迴旋碼 27
4.2 Viterbi演算法 31
4.3 Viterbi decoder的設計 38
4.4 Viterbi decoder soft IP generator測試 42
第五章 測試系統與討論 43
5.1 測試程式的工作 43
5.2 Viterbi decoder的硬體模擬結果 45
第六章 檢討與未來發展 48
6.1 檢討 48
6.2 未來發展 48
參考文獻 50
附錄 52
圖目錄
圖1.1:系統整體架構 2
圖1.2:典型的通訊系統 3
圖1.3:系統硬體架構圖 4
圖2.1:PCI IO READ 時序圖 7
圖2.2:PCI IO WRITE 時序圖 8
圖2.3:PCI Configuration Read 時序圖 9
圖2.4:PCI Controller 的狀態圖 11
圖2.5:PCI Controller 示意圖 12
圖2.6:PCI Memory R/W 模擬波形圖 13
圖2.7:Base Address Register 14
圖2.8:Configuration Read BassAddress的波形圖 15
圖2.9:Configuration Read Vendor ID、Device ID波形圖 15
圖2.10:Windows系統分配PCI卡的資源 16
圖2.11:對PCI卡作讀寫測試 17
圖3.1:FPGA Configuration流程圖 19
圖3.2:FPGA Configuration的時序圖 20
圖3.3:FPGA Configuration改良時序圖 21
圖3.4:FPGA Controller示意圖 22
圖3.5:FPGA Controller的狀態圖 23
圖3.6:FPGA PROGRAM pin模擬波形圖 25
圖3.7:控制燒錄FPGA資料的模擬波形圖 25
圖3.8:傳遞資料至FPGA的模擬波形圖 26
圖3.9:PCI介面之FPGA控制測試結果 26
圖4.1:(2,1,2)迴旋碼編碼器 28
圖4.2:(2,1,2)迴旋碼的狀態圖 30
圖4.3:(2,1,2)迴旋碼的格狀圖 31
圖4.4:編碼範例 33
圖4.5:t=0 33
圖4.6:t=1 34
圖4.7:t=2 34
圖4.8:t=3 34
圖4.9:t=4 35
圖4.10:Viterbi decoder的架構 39
圖4.11:(2,1,2)迴旋碼編碼器 39
圖4.12:蝴蝶模組 40
圖4.13:可參數化的Viterbi decoder產生器 42
圖5.1:人機介面應用程式 44
圖5.2:a)q=1 b)q=2 c)q=3 量化階層 45
圖5.3:碼率1/2時,hard decision,各種K值的BER 45
圖5.4:碼率1/2時,soft decision q=3,各種K值的BER 46
圖5.5:n=2,K=3,量化位元數為1,2,3,4,5時的BER 46
表目錄
表3.1:FPGA燒錄時的接角定義 19
表4.1:state transition table 30
表4.2:output table 30
表4.3:Survivor metric table 35
表4.4:state history table 35
表4.5:範例的最短路徑 36
表4.6:狀態轉移表 36
表4.7:範例的解碼輸出 36

參考文獻
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QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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