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研究生:林政義
研究生(外文):Lokar J. Y. Lin
論文名稱:2048-bitRSA加解密晶片設計與實作
論文名稱(外文):The Design and Implementation of a 2048-bit RSA Encryption/Decryption Chip
指導教授:黃玄煒黃玄煒引用關係詹景裕詹景裕引用關係
指導教授(外文):T. W. HuangGene Eu Jan
學位類別:碩士
校院名稱:國立海洋大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2003
畢業學年度:91
語文別:中文
論文頁數:31
中文關鍵詞:RSA心脈式陣列密碼學硬體描述語言
外文關鍵詞:RSASystolic arrayCryptosystemVHDL
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RSA密碼系統之安全性植基於因數分解之困難度,若該系統金鑰之長度越大,則安全性越高。2048位元(換算為十進位數約617位)RSA密碼系統確實能提供高度之安全性。然而系統位元數增加後所付出之代價是時間(運算時間)與空間(晶片面積)的增加。本論文嘗試設計並實作一個2048位元RSA公開金鑰密碼系統(Public Key Cryptosystem),以縮小晶片面積為前提,達成與時下相關設計相當之運算效能。
因模指數運算非常耗時,故本設計以H演算法將模指數展開成一連串模乘法運算,再以Walter演算法完成模乘法運算。運用Systolic Array之電路設計方式,有效降低晶片面積。實作部分以硬體描述語言VHDL撰寫,配合可程式陣列閘(FPGA) Apex 20K400EBC-1X完成2048位元RSA加解密晶片功能驗證(16271 Logic Elements,軟體預估工作頻率可達42.1 MHz,平均鮑率為4.56 Kbps)。經向國家晶片系統設計中心(CIC)申請以TSMC 0.35 μm 1P4M製程下線製作積體電路,晶片面積4.58×4.58 mm2。以軟體模擬本晶片,於100 MHz時脈下,鮑率可達10.84 Kbps。若不包含DFT (Design for Testability) 電路及MBIST (Memory Build-In Self-Test) 電路,本晶片面積更可降至3.9×3.9 mm2。
Security and privacy is an important issue in the future. Cryptogra-phy is one of the key features of security. Using hardware implementation can provide faster and more secure solution than software implementation. Recently, the Internet is so popular in the world and the required bandwidth is as large as possible. The encryption of the digital data becomes more important. The powerful RSA cryptosystem can not only secure the data but also provide the function of the digital signature.
This paper presents the design and implementation of a 2048-bit (about 617 decimal digits) RSA public key cryptosystem based on modified Montgomery algorithm achieving comparable clock cycles of current rele-vant works but with smaller die size.
We use binary method for the modular exponentiation and adopt Walter algorithm for the modular multiplication to simplify the computa-tional complexity, together with systolic array concept for electric circuit designs effectively lower the die size.
We applied the concept of systolic array to design this 2048-bit RSA encryption/decryption chip by using VHDL. The cryptosystem was imple-mented with the TSMC 0.35 μm process and its die size is 3.29×3.29 μm2. Average baud rate can reach 10.84 Kbps under a 100 MHz clock.
1. 緒論 1
2. 密碼學簡介 2
2.1 秘密金鑰密碼系統 3
2.2 公開金鑰密碼系統 3
2.3 安全性定義 5
3. RSA密碼系統 6
3.1 RSA演算法 6
3.2 RSA密碼系統之金鑰選擇 7
3.3 模指數(Modular Exponentiation)演算法 8
3.4 模乘法(Modular Multiplication)演算法 10
3.5 修改後之RSA演算法 12
4. RSA晶片設計 12
4.1 輸入及輸出模組(input/output module) 13
4.2 暫存器模組(registers module) 14
4.3 運算模組(arithmetic module) 14
4.4 控制模組(control module) 18
5. RSA晶片實作 19
5.1 實作流程 19
5.2 FPGA驗證 20
5.3 ASIC製作 24
6. 效能分析 28
7. 結論 31
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