(34.239.150.57) 您好!臺灣時間:2021/04/14 22:47
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果

詳目顯示:::

我願授權國圖
: 
twitterline
研究生:王硯昭
研究生(外文):Yen Chao Wang
論文名稱:高速及低功率之新型雙緣觸發正反器
論文名稱(外文):A New High-speed and Low-power Double Edge-Triggered D Flip-Flop
指導教授:張振豪
指導教授(外文):Robert Chen-Hao Chang
學位類別:碩士
校院名稱:國立中興大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2004
畢業學年度:92
語文別:中文
論文頁數:82
中文關鍵詞:低功率預除器正反器雙緣觸發正反器高速頻率合成器資料栓鎖IEEE802.11a
外文關鍵詞:low powerprescalerFlip-FlopDETFFHigh SpeedPLLLatchWireless LAN
相關次數:
  • 被引用被引用:1
  • 點閱點閱:632
  • 評分評分:系統版面圖檔系統版面圖檔系統版面圖檔系統版面圖檔系統版面圖檔
  • 下載下載:92
  • 收藏至我的研究室書目清單書目收藏:0
摘要
本篇論文研究一個高速及低功率之新型雙緣觸發正反器(Double Edge Triggered Data Flip Flop, DETFF)架構與電路設計,所提出的電路分兩部份,分別是4T/6T的雙脈衝產生器及一個獨立的新型雙脈衝資料栓鎖。所提出的新型雙脈衝資料栓鎖(Dual Pulse Data Latch, DPDL)只有使用6個電晶體。而所提出的兩組雙脈衝產生器只有使用4個及6個電晶體,並可以提供給數個DPDL使用,以達到更省電的效果。
本架構之新型雙緣觸發正反器架使用的是TSMC 0.18um 1P6M的製程,操作電壓0.6~2.0V。模擬結果顯示,在2.0V、1.8V及0.6V的電源供應下分別可達到2.3GHz、2.0GHz及83.33MHz的操作速度,並分別消耗了945uW、675uW及1.88uW的功率。此外,將新提出的DPDL應用於除頻器電路中,模擬結果顯示,此除2電路,在2.0V、1.8V及0.5V的電源供應下工作頻率為6.00GHz、5.26GHz及23.2MHz使用了219.5uW、162.8uW及46nW的功率。
因此本論文提出的新型電路是適合用於高速、低功率且能工作於超低電壓的CMOS超大型積體電路設計應用。

Abstract
In this thesis, a new high-speed and low-power CMOS double-edge-Triggered D flip-flop (DETDFF) is proposed. It consists of two parts. One is 4T/6T dual pulse generator and another one is a dual pulse data latch. The proposed Dual Pulse Data Latch (DPDL) uses and as the trigger signals to latch. The DPDL uses only six transistors with 2 transistor be clocked. Otherwise, A separate and for a trigger signal to the DPDL is used, the DPDL is suitable for the design of the divider and prescaler circuits.
The DETFF is designed by using the TSMC 0.18um single poly six metal CMOS technology. The HSPICE simulation results show that the operating speed and the power consumption of the DETDFF are 2.3GHz and 945uW, 2.0GHz and 675uW, and 83.33MHz and 1.88uW when the supply voltage of 2.0V, 1.8V and 0.6V, respectively.
Moreover, the proposed DPDL can be applied in the frequency divider circuit. Simulation results show that the operating speed and the power consumption of the divided—by-2 circuit are 6.0GHz and 219.5uW, 5.26GHz and 162uW, and 23.2MHz and 46uW under the supply voltage of 2.0V, 1.8V, and 0.5V, respectively. Therefore, the proposed circuits are very suitable for low-power and high-speed CMOS VLSI applications

目錄
摘要………………………………………………………………………I
Abstract……………………………………………………………… II
誌謝 …………………………………………………………………… III
目錄 …………………………………………………………………….V
圖目錄…………………………………………………………………VIII
表目錄………………………………………………………………….XII
第一章 緒論 …………………………………………………………1
1.1 研究動機 ………………………………………1
1.2 研究方法與流程 ……………………………………………2
1.3 內容大綱 ….…………………………………………………3
第二章 傳統的雙緣觸發型正反器……………………………………4
2.1 簡介 ……………………………………………………………..4
2.2 功率消耗 ………………………………………….…………5
2.2.1 靜態功率消耗…..……………….…………..………………5
2.2.2動態功率消耗………………………………………...…….…6
2.3 低功率電路的設計 ……...………..…….……………………8
2.4 正反器 ………………………..…………………………………9
2.4.1 單緣觸發正反器 (Single Edge Triggered Flip Flop) .9
2.4.2 雙緣觸發正反器 ……………………………………………11
2.5 各型態的雙緣觸發正反器…………………………………….13
2.6 傳統的雙緣觸發型正反器電路 …………..………………….18
2.6.1 雙栓鎖--單時脈(TSPC)雙緣觸正反器 ….…………………18
2.6.2 單栓鎖雙輸入(DPDET)雙緣觸正反器 …...……………….22
2.6.3 單栓鎖--單時脈(TSPC)雙緣觸正反器 …………………….25
2.6.4 單栓鎖多相輸入雙緣觸正反器……………………………..28
第三章 所推薦的雙緣觸發正反器……………………………………32
3.1 簡介 …………………………………………………………...32
3.2.1 所提出的4T時脈脈衝產生器…….…….…...……………. 33
3.2.2 所提出的6T時脈脈衝產生器…….……….…...……….… 35
3.3 所提出的新型雙脈衝資料栓鎖器 ….……....……………… 36
3.3.1 輸入資料D是High的邏輯型 …..………………...…...….37
3.3.2 輸入資料D是Low的邏輯型 …...………………...…...….38
3.4 DPDL的特別模式 ..………………..…….……….……39
3.5 模擬的結果與比較……………...….…………….…...…..…40
3.5.1 速度分析 ……………………………………………………42
3.5.2功率分析 …………………………………………………… 44
第四章 使用於IEEE 802.11a除頻器的應用電路 …………...…… 45
4.1 簡介 ………………………………………………….………..45
4.2 IEEE 802.11a 之規範 ...…………………..……………...45
4.3 頻率合成器 …………………………..………………….....…46
4.4 5GHz除頻器規劃 ……..……………………………......…..47
4.5 應用推薦電路設計的除頻器………..………………………...51
4.5.1 除2電路 ……………………………………………………51
4.5.2 除128電路…………………………………………………..53
4.5.3 除4/5電路……………………………………………....…...56
4.5.3 除16/17電路…………………………………………....…...61
第五章 結論………………………………………………………….….65
參考文獻…………………………………………………………………67
圖目錄
圖2.1 (a) Pseudo-NMOS電路(b)靜態消耗功率圖 ……..….……..….…6
圖2.2 反相器的動態功率消耗 …………………………………….……7
圖2.3 (a)正緣觸發正反器 (b)負緣觸發正反器 …………….……..……9
圖2.4 單緣觸發正反器的時序圖 …………………….………………..10
圖2.5 主僕式(Master-Slave)架構的單觸發正反器 …………………...10
圖2.6 典型的雙緣觸發型正反器 ……………………………………...11
圖2.7 單緣觸發與雙緣觸發正反器的時序比較圖 …………………...12
圖2.8 雙栓鎖DETFF …………………………………………………...14
圖2.9 單栓鎖DETFF …………………………………………………...15
圖2.10 脈衝信號產生器之脈衝信號時序 …………………………….15
圖2.11 原始時脈DETFF (a)雙CLK輸入(b)單CLK輸入(c)時序……16
圖2.12 應用脈衝產生器的DETFF (a)單一脈衝時脈信號 (b) 雙脈衝時
脈信號. (c) 雙脈衝雙緣觸發正反器波形圖 …………………………...17
圖2.13 動態式D型正反器 ……………………………………………19
圖2.14 Afghahi提出的兩個雙緣觸發正反器[9] …..………………..…20
圖2.15 Wang提出的TSPC雙緣觸發正反器[11] ..…………………….21
圖2.16 Lin提出的雙脈衝產生[13]..……………………………………22
圖2.17 Lin提出的雙緣觸栓鎖[13]… ………………………………….23
圖2.18 (a)互斥或閘G1及位準栓鎖D1 (b)脈波時序圖 ……………..25
圖2.19 Johnson提出的TSPC雙緣觸發正反器[14] …………………..26
圖2.20 雙緣脈衝產生器(a)時序圖(b)邏輯圖(c)電路圖 ……………...27
圖2.21 TSPC雙緣觸發D型正反器 …………………………….…….28
圖2.22 (a)時脈驅動器的時序波型 (b)1 Latch 的導通間距 (c) NMOS傳
輸閘時脈驅動器 (d)互補傳輸閘之時脈驅動器 …..………….……….29
圖2.23 Strollo所提出的(a)動態式(b)半靜態式雙緣觸發正反器[16]…30
圖2.24 Razak提出的(a)靜態式(b)動態式DETFF[17]………………....31
圖3.1 所提出的雙緣觸發正反器架構 ………………………………...32
圖3.2.a 所提出的4T雙脈衝產生器 …………………… ……………33
圖3.3 雙脈衝產生器的時序波型 ……………………………………...34
圖3.2.b 所提出的6T雙脈衝產生器 …………………… ……………35
圖3.4 所提出的雙脈衝資料栓鎖 ……………..………………………36
圖3.5 所提出雙脈衝資料栓鎖的簡易圖 ……………………………...37
圖3.6 雙緣觸發正反器的模擬波形 ………………………………..….38
圖3.7 雙脈衝資料栓鎖的特別模式 …………………………………...39
圖 3.8 所提出DETFF電路的模擬波形圖 …………………………...41
圖 3.9 測量電路圖 …………………………………………………….42
圖 3.10各個不同DETFF的操作頻率比較……………………………43
圖 3.11各個不同DETFF的功率消耗比較 …………………………..44
圖4.1 鎖相迴路基本架構 ……………………………………………..47
圖4.2 可規劃式除頻器架構 …………………………………………..48
圖4.3 除2電路圖 ………………………………………………….….51
圖4.4利用傳統TSPC D型正反器所組成的除除2電路 …………... 51
圖4.5利用本論文所提出電路所組成新的除2電路 …………….….52
圖4.6除2除頻器波形圖 …………………………………………..….52
圖4.7除2電路的Layout圖 ………….……………………………….53
圖4.8 除128的除頻器 ………………………………………………..54
圖4.9 除128除頻器波形圖 …………………………………………..54
圖4.10 除128除頻器之Layout圖 ……..,.…………………………...55
圖4.11 除4/5雙模數除頻器方塊圖 ………………………………….56
圖4.12 除4/5除頻器時序圖 ………………………………………….56
圖4.13 修改的除4/5的雙模數除頻器方塊圖 ……………………….57
圖4.14 全新建構的除4/5的雙模數除頻器方塊圖 ………………….57
圖4.15 新式除4/5的雙模數除頻器(a) NAND_DFF1 (b) DFF1 ( c ) AND_DFF3電路 ……………………………………………………….58
圖4.16 新式除4/5的雙模數除頻器波形圖 ………………………….59
圖4.17 除4/5除頻器之Layout圖 …………………..………………..60
圖4.18 全新建構的除16/17的雙模數除頻器 ………………………..61
圖4.19 除16/17雙模數除頻器波形圖,除16功,能MC=1 ………..62
圖4.20 除16/17雙模數除頻器波形圖,除17功能MC=0 …………..63
圖4.21 除16/17雙模數除頻器波形圖 ………………………………...63
圖4.22 除16/17雙模數除頻器電路之Layout圖 ……………………..64
表目錄
表3.1 各雙緣觸發正反器之栓鎖與所提出的DPDL之比較 ………40
表4.1 5GHz頻率合成器對應8個通道的規劃 ……………………49
表4.2 5GHz頻率合成器對應18個通道的規劃 …………………..50
表4.3 除2除頻器之設計結果 ……………………………………….53
表4.4 除128除頻器之設計結果 …………………………………….55
表4.5 同步4/5雙模除頻器之設計結果 ……………………………..60
表4.6 除16/17雙模除頻器之設計結果 ……………………………..64

參考文獻
[ 1] M. Pedram, Qing Wu, Xunwei Wu, “A new design of double edge triggered flip-flops,” Asia and South Pacific Design Automation Conference, pp.417 — 421, Feb. 1998.
[ 2] H. Kawaguchi, Sakurai, T., “A reduced clock-swing flip-flop (RCSFF) for 63% power reduction,” IEEE Journal of Solid-State Circuits, vol. 33 , pp. 807 — 811, May 1998.
[ 3] H. Kojima, S.Tanaka, K. Sasaki, “Half-swing clocking scheme for 75% power saving in clocking circuitry,” IEEE Journal of Solid-State Circuits, vol. 30 , pp. 432 — 435 , April 1995.
[ 4] T. Lang, E. Musoll, J. Cortadella, “Individual flip-flops with gated clocks for low power datapaths,” IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, vol. 44 , pp. 507 - 516 June 1997.
[ 5] L, Benini, P. Siegel, G. De Micheli, “Saving power by synthesizing gated clocks for sequential circuits,” IEEE Design & Test of Computers, vol. 11 , pp. 32 - 41, Winter 1994.
[ 6] J. Yuan, C. Svensson, “High-speed CMOS circuit technique,” IEEE Journal of Solid-State Circuits, vol. 24 , pp. 62 - 70 , Feb. 1989.
[ 7] G. E. Tellez, A. Farrahi, M. Sarrafzadeh, “Activity-driven clock design for low power circuits,” IEEE/ACM International Conference on Computer-Aided Design, pp. 62 — 65, Nov. 1995.
[ 8] Neil H. E. Weste, Kamran Eshraghian, Principles of CMOS VLSI Design : A Systems Perspective 2/E, Addision-Wesley 1994.
[ 9] M. Afghahi, J. Yuan, “Double-edge-triggered D-flip-flops for high- speed CMOS circuits,” IEEE Journal of Solid-State Circuits, vol. 26 , pp. 1168 — 1170, Aug. 1991.
[10] J. Yuan, C. Svensson, “High-speed CMOS circuit technique,” IEEE Journal of Solid-State Circuits, vol. 24 , pp. 62 — 70, Feb. 1989 .
[11] Jinn-Shyan Wang, “A new true-single-phase-clocked double- edge- triggered flip-flop for low-power VLSI designs,” IEEE International Symposium on Circuits and Systems, vol. 3 , pp. 1896 — 1899 June 1997.
[12] A. Gago, R. Escano, J. A. Hidalgo, “Reduced implementation of D-type DET flip-flops,” IEEE Journal of Solid-State Circuits, vol. 28 , Pages:400 — 402, March 1993.
[13] Kuo-Hsing Cheng, Yung-Hsiang Lin, “ A dual-pulse-clock double edge triggered flip-flop for low voltage and high speed application,” International Symposium on Circuits and Systems, vol. 5 , pp.V-425 - V-428 May 2003.
[14] T. A. Johnson, I. S. Kourtev, “A single latch, high speed double-edge triggered flip-flop (DETFF),” The 8th IEEE International Conference on Electronics, Circuits and Systems, vol. 1 , pp. 189 - 192 , Sept. 2001.
[15] B. Pontikakis, M. Nekili, “A novel double edge-triggered pulse- clocked TSPC D flip-flop for high-performance and low-power VLSI design applications,” IEEE International Symposium on Circuits and Systems, vol. 5, Pages:V-101 - V-104, May 2002.
[16] A.G.M. Strollo, C. Cimino, E. Napoli, “Power dissipation in one-latch and two-latch double edge triggered flip-flops,” The 6th IEEE International Conference on Electronics, Circuits and Systems, vol. 3 , pp. 1419 — 1422, Sept. 1999.
[17] R. Hossain, L.D. Wronski, A. Albicki, “Low power design using double edge triggered flip-flops,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 2 , pp. 261 — 265, June 1994.
[18] S.-H. Yang; C.-H. Lee; K.-R. Cho, “A CMOS dual-modulus prescaler based on a new charge sharing free,” 4th Annual IEEE International Conference on ASIC/SOC, pp. 276 — 280, Sept. 2001.
[19] S.M. Mishra, S.S. Rofail, K.S. Yeo, “Design of high performance double edge-triggered flip-flops,” IEEE Proceedings Circuits, Devices and Systems, vol. 147 , pp. 283 — 290, Oct. 2000.
[20] 郭加泳, The Theory and Design of 5GHz CMOS Phase-Locked- Loops , Master Thesis, National Taiwan University, 2003.
[21] 白竣元, Frequency Synthesizer for 5GHz Wireless LAN Applications, Master Thesis, National Chung Hsing University, 2003.
[22] 賴勝坤, 2.4GHz CMOS Phase-Locked Loop, Master Thesis, National Chung Hsing University, 2003.

QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top
無相關期刊
 
系統版面圖檔 系統版面圖檔