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臺灣博碩士論文加值系統

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研究生:邱嘉亮
研究生(外文):Jia-Liang Chiou
論文名稱:分析邏輯電路光罩佈局建立橋接錯誤
論文名稱(外文):A Layout Analysis Tool For Bridging Defect Modeling In A Logic IC
指導教授:黃錫瑜黃錫瑜引用關係
指導教授(外文):Shi-Yu Huang
學位類別:碩士
校院名稱:國立清華大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2004
畢業學年度:92
語文別:中文
論文頁數:40
中文關鍵詞:光罩佈局橋接錯誤偵錯
外文關鍵詞:layoutbridge faultdiagnosisMFD
相關次數:
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積體電路測試最常用的模型為固定型錯誤模型 (stuck-at fault model),主要原因在於固定型錯誤模型的設計簡單,不需要複雜的計算,就能得到不錯的測試結果。然而,若想要進一步分析積體電路內部為何會產生錯誤,固定型錯誤模型便顯得過於簡略,整體的偵錯能力一直無法提高,如果可以改良模型使得與真實情況接近,偵錯效能應該可以獲得改善。
要建立一與真實情況接近的模型,我們採用分析光罩佈局的方式,第一階段透過修改電路佈局來模擬生產過程所造成的瑕疵,第二階段進行電晶體層級的行為模擬得到瑕疵所造成的錯誤徵狀,第三階段用數位邏輯電路實現整個錯誤機制,並取代受瑕疵影響的電路。
我們將焦點放在橋接錯誤,觀察因瑕疵產生橋接錯誤時對電路造成的影響,並且利用新的模型評估拜占庭錯誤發生的機率。
The stuck-at fault model is popular due to its simplicity, and because it has proven to be effective both in providing high defect coverage when used as a fault model for test generation and when diagnosing a limited range of faulty behaviors. Our method uses the circuit layout to determine the relative probabilities of individual physical faults in the fabricated circuit. The concept is that a spot defect which is an area of extra conducting material that creates an unintentional electrical short in a circuit. A defect injector is described in this thesis. It can inject defect automatically and integrate the other tools to perform realistic bridging fault modeling and diagnosis.
Contents
Abstract………………………………………………………………….1
Contents………………………………………………………………….2
List of Figures…………………………………………………………...4
List of Tables…………………………………………………………….6
Chapter 1 Introduction 7
1.1 Motivation…………………….………………………...8
1.2 Thesis Organization……………………..……………8
Chapter 2 Preliminary 9
2.1 GDS Information…………………………………………9
2.2 Critical Area…………………………………..…………..10
2.3 Byzantine Fault………………………………………..10
Chapter 3 Defect Injector 12
3.1 Defect Inject Flow...………………………………….……12
3.2 Parse Circuit Layout...……………………………..………14
3.3 Defect Injection……………………………………………17
3.4 Graphical User Interface……………………………………20
Chapter 4 Bridging fault Modeling 23
Chapter 5 Experimental Results 27
5.1 Benchmark Circuit…………………………………...27
5.2 Byzantine Fault Probability………………………...28
5.3 Experiment of Bridging fault Modeling……………...32

Chapter 6 Conclusion 34
Bibliography 35
Appendix A 37
[1] Yuming Gong, and S. Chakravarty, “Locating Bridging Faults Using Dynamically Computed Stuck-at Fault Dictionaries,” IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol.17, no. 9, pp. 876 – 887, Sept. 1998.
[2] D.B. Lavo, B. Chess, T. Larrabee, and F.J. Ferguson, “Diagnosing realistic bridging faults with single stuck-at information,” IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 17, no. 3, pp. 255 – 268, March 1998.
[3] S.D. Millman, and J.M. Acken, “Diagnosing CMOS bridging faults with stuck-at, IDDQ, and voting model fault dictionaries,” IEEE Custom Integrated Circuits Conference, pp. 409 – 412, May 1994.
[4] J. Segura, A. Keshavarzi, J. Soden, and C. Hawkins, “Parametric failures in CMOS ICs - a defect-based analysis,” IEEE International Test Conference, pp. 90 – 99, Oct. 2002.
[5] S. Chakravarty, K. Komeyli, E.W. Savage, M.J. Carruthers, B.T. Stastny, and S.T. Zachariah, “Layout Analysis to Extract Open Nets Caused by Systematic Failure Mechanisms,” IEEE VLSI Test Symposium, pp.367 – 372, April 2002.
[6] S.T. Zachariah, and S. Chakravarty, “Algorithm to Extract Two-Node Bridges,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 11, no. 4, pp.741 – 744, Aug. 2003.
[7] F.M. Goncalves, I.C. Teixeira, and J.P. Teixeira, “Realistic Fault Extraction for High-Quality Design and Test of VLSI Systems,” IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, pp. 29 – 37, Oct. 1997.
[8] A.L. Jee, and F. J. Ferguson, “Carafe : An Inductive Fault Analysis Tool for CMOS VLSI Circuits,” IEEE VLSI Test Symposium, pp. 92 – 98, April 1993.
[9] P.K. Nag, and W. Maly, “Hierarchical Extraction of Critical Area for Shorts in Very Large ICs,” IEEE International Workshop on Defect and Fault Tolerance in VLSI Systems, pp. 19 – 27, Nov. 1995.
[10] F.M. Goncalves, I.C. Teixeira, and J.P. Teixeira, “Integrated Approach for Circuit and Fault Extraction of VLSI Circuits,” IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, pp.96 – 104, Nov. 1996.
[11] Z. Stanojevic, and D.M.H. Walker, “FedEx – A Fast Bridging Fault Extractor,” IEEE International Test Conference, pp.696 – 703, Nov. 2001.
[12] ALBERT V. FERRIS-PRABHU, “Defect Size Variations and Their Effect on the Critical Area of VLSI Devices,” IEEE Journal of Solid-State Circuits, vol. 20, no. 4, pp. 878 - 880, Aug. 1985.
[13] D.B. Lavo, T. Larrabee, and B. Chess, “Beyond the Byzantine Generals Unexpected Behavior and Bridging Fault Diagnosis,” International Test Conference, pp. 611 - 619, Oct. 1996.
[14] Y.-C. Lin and S.-Y. Huang, "Chip-Level Diagnostic Strategy For Full-Scan Designs With Multiple Faults," Proc. of Asian Test Symposium, Nov. 2003.
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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4. 許道然(2001):〈組織信任之研究:一個整合性的觀點〉。《空大行政學報》,11期,253-295。
5. 陳介玄(1990):〈關係與法令:台灣企業運作的一個傳統面向〉。《思與言》,4期,28卷,47-64。
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15. 鄭伯壎、姜定宇(2000):〈華人組織中的主管忠誠:主位與客位概念對員工效能的效果〉。《本土心理學研究》,14期,65-113。