跳到主要內容

臺灣博碩士論文加值系統

(34.226.244.254) 您好!臺灣時間:2021/08/01 04:41
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果 :::

詳目顯示

: 
twitterline
研究生:林淑華
研究生(外文):Sue-Hwa Lin
論文名稱:應用在數位影像的高速類比數位轉換器之設計
論文名稱(外文):Design of high-speed analog to digital converters for digital video applications
指導教授:柳克強
指導教授(外文):Prof. Keh-Chyang
學位類別:碩士
校院名稱:國立清華大學
系所名稱:工程與系統科學系
學門:工程學門
學類:核子工程學類
論文種類:學術論文
論文出版年:2004
畢業學年度:92
語文別:中文
論文頁數:104
中文關鍵詞:管線化類比數位轉換器運算放大器訊號加強控制兩級放大取樣保值
外文關鍵詞:PipelineADCOPAGain BoostTwo stagesample and hold
相關次數:
  • 被引用被引用:0
  • 點閱點閱:202
  • 評分評分:
  • 下載下載:54
  • 收藏至我的研究室書目清單書目收藏:0
本論文主要是設計一個可用於專業影音訊號處理的高速管線化(Pipeline)類比數位轉換器。本類比數位轉換器的目標訂在輸入範圍1 Vp-p,解析度為十位元,最小單位電壓為1 mV,取樣速率為100 MHz。為了實現高速,低功率消耗的轉換效能,採用了管線化架構。在管線化的類比數位轉換器中,由於取樣保值電路為整個管線化類比數位轉換器第一級的電路,它的效能會決定整個管線化類比數位轉換器的表現,所以如何實現一個高速、高準度的取樣保值電路為最主要的設計瓶頸。為了實現這樣一個取樣保值電路,必須設計一個高速、高增益的差動運算放大器。
為了實現一個高速、高增益的差動運算放大器,本設計中使用了訊號加強控制(Gain Boost)與兩級放大(Two stage)的技巧。一般增加增益的方法如串疊電路(Cascode),因為要增加輸出阻抗才能增加增益,所以會導致單一增益頻寬下降,但是訊號加強控制電路(Gain Boost)使用一個頻寬大於運算放大器本身頻寬的放大器來增加增益,這樣一來,運算放大器本身的單一增益頻寬便不會下降。一般高速、高增益的差動運算放大器如三級串疊電差動運算放大器(Triple cascode Opamp),在低操作電壓3.3 V的環境下,會有窄輸入共模電位(Input common mode range)、窄輸出擺幅(Output swing)的問題,而兩級放大電路可以藉由分開輸入端與輸出端的電路,使輸入和輸出都以3.3 V的操作電壓進行處理,這樣一來輸入和輸出就有足夠的頭頂空間(Head room),兩級放大差動運算放大器因而兼有寬輸入共模電位和寬輸出擺幅,將這個優點應用在管線化類比數位轉換器中,每一級的差動運算放大器皆可將全階(Full scale)輸入的差動訊號線性放大兩倍,這樣可以降低下一級處理訊號所需的精確度,這樣一來,越後級的解碼電路便可以使用較低功率消耗的電路來實現,整個電路的功率消耗可以由此降低。
本論文的管線化類比數位轉換器是使用台積電0.25 μm 1P5M mixed-mode的製程來進行模擬設計,使用元件為製程穩定性較高的I/O元件,操作電壓為3.3 V。直流分析模擬是使用Spice來進行模擬,模擬後的數據再利用Matlab進行資料的處理,得到如下的結果:沒有missing code,INL最大值為0.35 LSB,最小值為-0.46 LSB,平均值為-0.08 LSB,而DNL最大值為0.2 LSB,最小值為-0.2 LSB,平均值只有-0.8.3e-17 LSB。至於交流分析同樣使用Spice進行模擬,模擬的數據同樣是利用Matlab來進行資料的處理,所得的交流結果如下:SNDR約為60.6 dB@5 MHz,50.2 dB@40 MHz。本設計的功率消耗為722 mW,使用晶片面積預估約為2000´1000 μm2。因為本設計尚未進行功率最小化的處理,若經過最小化處理後,預估消耗功率約可降低25%左右。
The paper presents a pipeline analog to digital converter (ADC) used for video applications. The 10-bit ADC has an input signal range of ±0.5 V with the resolution near 1 mV. Sampling rate is 100 MHz. To reach the high speed, low power conversion, ADC implemented with pipeline architecture.
How to implement a high speed, high gain Opamp is the bottleneck of ADC design. The Opamp used gain boost and two-stage techniques. Gain boost circuit strengthen the DC gain of Opamp without reducing bandwidth. Two-stage can get wide input common mode range and wide output swing. Pipeline ADC can use this advantage to amplify the full-scale signal stage-by-stage and lower down the precision need stage-by-stage. This will help to save power consumption of pipeline ADC. With the aid of spice and matlab, the simulation DC performance of ADC claims no missing code, DNL within ±0.2 LSB, INL within ±0.5 LSB. The simulation AC performance of ADC claims SNDR are 60.6 dB@5 MHz and 50.2 dB@40 MHz.
The total power dissipation of ADC is about 722 mW. The power reduction can be done using error tolerance of pipeline structure. It is predicted to reduce about 25% of power dissipation.
誌謝 I
摘要 II
Abstract V
目錄 VI
圖目錄 IX
表目錄 XIII
第一章 緒論 1
第二章 文獻回顧 4
2.1 類比數位轉換器在混頻系統的應用 4
2.2 類比數位轉換器在混頻系統的角色分析 5
2.3 奈奎斯特類比數位轉換器 9
2.3.1 Successive Approximation類比數位轉換器[6] 9
2.3.2 快閃式類比數位轉換器[6] 12
2.3.3 Subrange類比數位轉換器[6] 14
2.4 類比數位轉換器的最佳訊號雜訊比 16
2.4.1 理想的類比數位轉換器[6] 16
2.4.2 量化雜訊 17
2.4.3 類比數位轉換器的規格[2] 19
2.5 管線化類比數位轉換器 23
2.5.1 管線化1.5 bit類比數位轉換器 24
2.5.2 解碼電路1.5 bit電路運作與實現 26
2.5.3 數位錯誤更正 29
2.5.4 開關式電容差動取樣保值電路 31
2.5.5 互補式CMOS開關[9] 38
2.5.6 高速開關式電容比較器電路[6] 42
2.5.7 管線化類比數位轉換器的設計要項 45
第三章 管線化類比數位轉換器的設計與分析 47
3.1 十位元類比數位轉換器系統時脈設計 48
3.2取樣保值電路(S&H)的設計 51
3.3 餘數增益電路的設計(RG) 53
3.4 SubADC和SubDAC的設計(ADC1~9) 55
3.5 差動運算放大器的設計 59
3.5.1 增益設計[5] 59
3.5.2 頻寬設計[5] 61
3.5.3 直流特性Slew Rate的考量 62
3.5.4 高速,高增益3.3 V運算放大器的設計 64
3.5.5 共模回授電路[12] 72
3.6 電容的線性度和匹配[4] 74
3.7 熱雜訊 77
3.8 增益輸出的錯誤容忍度[4] 77
3.9 實現電容匹配的方法 83
第四章 模擬結果之分析與討論 85
4.1 運算放大器的模擬結果 85
4.2 比較器的模擬結果 87
4.3 取樣保值電路的模擬結果 89
4.4 餘數增益的模擬結果 90
4.5 時脈產生器的模擬結果 91
4.6 十位元管線化類比數位轉換器的模擬結果 92
第五章 結論與建議 101
參考文獻 103
1. 經濟部技術處IT IS計畫范哲豪, 微元件在消費性電子的應用195期第二版
2. 國家晶片系統設計中心謝晉昇研究員,CMOS類比積體電路設計講義2003版
3. http://www.analog.com/, ADI home page
4. Andrew Masami Abo, Design for Reliability of low-voltage, Switch-capacitor Circuits. PhD Thesis, University of California, Berkeley, May 1999
5. R. Jacob Baker “ CMOS Mixed-Mode Circuit Design “, published by A John Wiley & sons, INC., 2002,pp.1-5
6. David A. Johns and Ken Martin “ Analog Integrated Circuit Design “
7. Thomas Byunghak Cho and Paul R. Gray, ”A 10 Bits, 20Msamples/s, 35 mW Pipeline A/D converter,” IEEE J. Solid-State Circuits, vol. 30, pp.166-172, Mar 1995
8. Y-M. Lin, Performance Limitations on High-Resolution Video-rate Analog-to-Digital Interfaces. PhD Thesis, University of California, Berkeley, UCB/ERL M90/55, April 1991.
9. B. Razavi “Design of Analog CMOS Integrated Circuits”, published by McGraw-Hill, pp.414-417, 2001
10. H. J. M. Veendrick, “The Behavior of Flip-Flops Used as Synchronizers and Prediction of Their Failure Rate,” IEEE J. Solid-State Circuits, vol. SC-15,no. 2,April 1980
11. B. Razavi, Principles of Data Conversion System Design, IEEE Press, 1995
12. Rinaldo Castello and P. R. Gray, FELLOW, IEEE,”A High-Performance Micropower Switch-Capacitor Filter,” IEEE Journal of Solid-State, Vol. Sc-20, no. 6, December 1985
13. B. Razavi “Design of Analog CMOS Integrated Circuits”, published by McGraw-Hill, pp.361-369, 2001
14. B. Razavi “Design of Analog CMOS Integrated Circuits”, published by McGraw-Hill, pp.302-306, 2001
15. B. Razavi “Design of Analog CMOS Integrated Circuits”, published by McGraw-Hill, pp.345-355, 2001
16. K. Bult and G. J. G. M. Geelen, “ A fast-settling CMOS opamp with 90-dB gain and 116 MHz unity-gain frequency,” in ISSCC Dig. Tech. Pap., Feb. 1990, pp. 108-109.
17. T. Cho, Low-power Low-voltage Analog-to-digital Conversion Techniques Using Pipelined Architectures, PhD Thesis, University of California, Berkeley, 1995.Available as UCB/ERL M95/23
18. P. C-W. Yu, “Low-power Design Techniques for Pipelined Analog-to-Digital Converters,”Ph.D. Thesis, Massachusetts Institue of Technology, 1996.
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top
無相關期刊