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研究生:葉威震
研究生(外文):Wei-Cheng Yeh
論文名稱:行為與閘階電路之掃瞄鏈串入分析
論文名稱(外文):Inserting Scan Chains at the Behavioral and Gate Level Description
指導教授:梁新聰梁新聰引用關係
指導教授(外文):Hsing-Chung Liang
學位類別:碩士
校院名稱:長庚大學
系所名稱:電子工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2005
畢業學年度:93
語文別:中文
論文頁數:50
中文關鍵詞:行為階電路閘階電路掃瞄鏈
外文關鍵詞:Behavioral level、Gate level、Scan chain
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這篇論文,提出一個有益的單一掃瞄鏈選擇法,能完全運用在兩個階層的電路描述。在撰寫行為階層硬體描述語言的同時,我們有能力判斷暫存器的位置,繼而串入掃瞄鏈敘述。相較於以往全掃瞄鏈的設計方式,我們得以更便捷地執行可測性設計,有效減少額外增加的硬體面積。此研究將序向電路的暫存器分為三類,依據需求置入掃瞄串。為了檢視此設計法,我們使用評析電路,經由軟體模擬,分別在高階與閘階分析測試涵蓋率。此方法能提升電路的可測性。
This thesis presents an available method for choosing single scan chain. That is able to be applied at behavioral and gate level description. It is competent to determine where the register is, and then inserting the scan chain at the high-level description. Instead of traditional full scan-based designs, it is more convenient for DFT with area overhead reduction. Registers are divided into three kinds. One or two types of them are modified scan-based flip-flops according to actual requirements. Test coverage is analyzed by bench-mark circuits at both levels. The proposed method might help to promote the circuit testability.
目 錄
指導教授推薦書……….…………………………………………….i
口試委員會審定書………………………………………………..ii
授權書………………………………………………………………...iii
誌謝…………………………………………………………...…iv
中文摘要…………………………………………………………………v
英文摘要………………………………………………………………...vi
目錄……………………………………………………………………..vii
圖目錄…………………………………………………………………….x
表目錄…………………………………………………………………..xi
第一章 緒論……………………………………………………………..1
1.1 研究動機………………………………………………………..1
1.2 研究方法………………………………………………………...1
1.3 相關研究…………….………………………………………..2
1.3.1 背景與流程……………………………………………….2
1.3.2 判斷暫存器與串入掃瞄鏈的方法……………………….3
1.3.3 整體表現………………………………………………….5
1.4 相關知識簡介…………………………………………….6

1.5 章節安排……….………………………………………………..8
第二章 行為階層的掃瞄鏈設計………………………………9
2.1 關於試驗電路…………………………………………….9
2.2 暫存器的選取法……………………………………….9
2.3 修改原始Behavioral VHDL敘述…………………………10
2.4 串入掃瞄鏈敘述與測試……………………………11
第三章 閘階掃瞄鏈的設計…………..………………..………14
3.1 選擇掃瞄鏈…………………………………..……….14
3.2 執行測試……………………………………..………….15
第四章 結果分析………………………………………………….16
4.1 高階試驗結果分析…………………………………16
4.2 閘階試驗結果分析…….………………………….23
4.3 兩階層的平均值比較……………..……………………30
第五章 結論與未來研究方向………………………………….33
5.1 結論………………………………………………………33
5.2 未來研究方向…………………………………………….33
參考文獻………………………………………………………..34
附錄A ITC’99 Benchmarks…….…………………………...35

附錄B B03電路程式及Test Generation的結果..………..……...36
附錄C Test Generation所得到的部份Fault List………………47
附錄D TetraMAX Fault Class & Test Coverage…………….…..……50


圖目錄
圖1.1 Aktouf 高階可測性設計與測試流程….……..........……….…. 3
圖1.2 暫存器的位置……………………………………………..…….4
圖1.3 高階掃瞄鏈的串入描述……………………………………5
圖1.4 多工器形式的Scan Cell………………………………………...6
圖1.5 Scan Phese………………………..……………………….……..7
圖2.1 暫存器分類圖………..………………………………..…..10
圖2.2 高階測試設計流程……………………………..………..12
圖3.1 選擇掃瞄鏈的步驟…….………………………..…..………14
圖3.2 閘階測試流程…………………………..……..………15
圖4.1 高階分區掃瞄效能.……………………………………..16
圖4.2 B03高階掃瞄鏈合成電路……………….……………….18
圖4.3 B03合成NAND GATE型態的掃瞄串………………….19
圖4.4 NAND GATE型態的掃瞄串效能表現..…………………19
圖4.5 閘階分區掃瞄效能………………………………..…...…23
圖4.6 B15 Core Scan ATPG留下的ND Falts………….…...………..27
圖4.7 高階平均效能………………………..………..………30
圖4.8 閘階平均效能…………………………….……………31

表目錄
表1.1 Aktouf 高階分區掃瞄平均效能……………………………6
表2.1 高階層掃瞄鏈的串入描述示意……………….....……………11
表4.1 高階測試涵蓋率(%)比較……………………………...21
表4.2 高階面積增加率(%)比較……………………………...22
表4.3 未試驗電路的個別原因…………………...……………...…...23
表4.4 B15原始測試圖樣結果報告………………...……………...25
表4.5 B15執行Core Scan測試圖樣結果報告………….…….….26
表4.6 閘階測試涵蓋率(%)比較………………..………...28
表4.7 閘階面積增加率(%)比較……………………….….29
[1]Pradhan, D.K., Saxena, J.,“A design for testability scheme to reduce test application time in full scan”, in VLSI Test Symposium, pp.55-60, April 1992.
[2]Hamzaoglu, I., Patel, J.H., “Reducing test application time for full scan embedded cores”, in Fault-Tolerant Computing, pp.260-267, June 1999.
[3]Roland Airiau, Jean-Michel Berge, Vincent Olive, “Circuit Synthesis with VHDL”, Kluwer Academic Publishers, 1994.
[4]Aktouf, C., Fleury, H., Robach, C., “Inserting scan at the behavioral level”, in Design & Test of Computers, IEEE, pp.34 – 42, July-Sept 2000.
[5]Chouki Aktouf, “Scan insertion at the behavioral level”, in International Test Conference, IEEE, pp.6.1 1126, 1999.
[6]Michael D. Ciletti, “Advanced Digital Design with the Verilog HDL”,Prentice Hall, 2001.
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