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臺灣博碩士論文加值系統

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研究生:陳耀鵬
研究生(外文):Yao-Peng Chen
論文名稱:以管線式為架構設計高速類比數位轉換器
論文名稱(外文):Design of High-Speed Analog-to-Digital Converter Based-on Pipelined Architecture
指導教授:張原豪張原豪引用關係
指導教授(外文):Yuen-Haw Chang
學位類別:碩士
校院名稱:朝陽科技大學
系所名稱:資訊工程系碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2005
畢業學年度:93
語文別:中文
論文頁數:117
中文關鍵詞:取樣速度1.5位元子類比數位轉換器管線式類比數位轉換器訊號雜訊失真比
外文關鍵詞:1.5bit/stageCMOS ADCpipelined ADC
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隨著無線通訊系統及可攜式視訊影像裝置的爆發性成長,對於低功率及高轉換速度的積體電路有著不可或缺的需求。而類比數位換器在這些應用中也扮演了重要的角色,為了因應這些需求,類比數位轉換器也勢必朝向具有高轉換速度,低消耗功率的目標邁進。而在許多種類的互補式金氧半類比數位轉換器的架構中,以管線式架構之類比數位轉換器是最能達到高速的輸入性能和快速處理能力。因此本論文即針對取樣速度的提昇為目標,設計一個具有10位元、100MHz取樣速度之管線式類比數位轉換器。
論文中主要的子電路包含了取樣保持電路、1.5位元子類比數位轉換器、1位元數位類比轉換器、增益級、數位錯誤校正邏輯電路、及時序產生器電路等。電路是使用台積電TSMC 0.35μm 2P4M製程所設計。輸入電壓範圍為 ,電源電壓為3.3V。依據Hspice 模擬結果,整個管線式類比數位轉換器可操作在100MHz之取樣頻率,在10MHz之輸入頻率下,其訊號雜訊失真比為51dB,有效位元數為8.3位元,總消耗功率為230mW,整體電路佈局面積為(含PAD) 。
With the explosive growth of wireless communication systems and portable video device, the demand for low-power and high-speed integrated circuits is indispensable. The analog-to-digital converter is a performance critical component in these applications. In order to meet demand, the analog-to-digital converters (ADC) must increase their sampling rate and reduce power dissipation. Among many types of CMOS ADC architectures, a pipelined architecture can achieve good high input frequency dynamic performance and as a high throughput. The aim of this thesis is to investigate the design techniques of pipelined ADC for high sampling rate applications. The targeted architecture is a 10-bit, 100Msample/s pipelined analog-to-digital converter.
The pipelined ADC consists of the building blocks like sample-and-hold circuits, 1.5bit/stage sub-ADC, 1bit DAC, gain stage, digital error correction logic circuit and clock generator. The circuit is designed with TSMC 0.35μm 2P4M CMOS process. The input voltage of ADC is and power supply is 3.3V. According to Hspice simulation result, the designed pipelined ADC can operate at 100MHz. The Signal-to-Noise and Distortion Ratio is 51dB when the input frequency is 10MHz and effective number of bit is 8.3bit. The power dissipation is 230mW. The chip layout area is .
第一章 緒論 1
1.1 研究動機 1
1.2 類比數位轉換器的簡介 2
1.3 論文簡介 5
第二章 高速類比數位轉換器架構介紹 6
2.1 簡介 6
2.2 類比數位轉換器的性能參數 6
2.2.1 動態性能(Dynamic Performance) 6
2.2.1-1 訊號雜訊比(Signal-to-Noise Ratio, SNR) 6
2.2.1-2 訊號雜訊失真比(Signal-to-Noise & Distortion Ratio, SNDR) 10
2.2.1-3 無寄生動態範圍(Spurious Free Dynamic Range, SFDR) 11
2.2.1-4 有效位元(Effective Number of Bits, ENOB) 11
2.2.2 靜態性能(Static Performance) 12
2.2.2-1 偏移誤差(Offset Error) 12
2.2.2-2 增益誤差(Gain Error) 12
2.2.2-3 微分非線性度誤差(Differential Non-Linearity, DNL) 13
2.2.2-4 整體非線性度誤差(Integral Non-Linearity, INL) 13
2.3 高速類比數位轉換器架構 14
2.3.1 快閃式類比數位轉換器(Flash ADC) 15
2.3.2 兩階段快閃式類比數位轉換器(Two-Step Flash ADC) 16
2.3.3 管線式類比數位轉換器(Pipelined ADC) 18
2.3.4 分時並行式類比數位轉換器(Time-Interleaved Parallel ADC) 20
第三章 管線式類比數位轉換器之行為模型 22
3.1 簡介 22
3.2 1.5位元/階段之管線式類比數位轉換器架構 22
3.2-1 管線式類比數位轉換器之錯誤校正 23
3.3 管線式類比數位轉換器之行為模型(Behavior Model) 26
3.3-1 取樣保持電路之行為模型 26
3.3-2 子類比數位及數位類比轉換器之行為模型 28
3.3-3 增益級放大器之行為模型 30
3.3-4 一階段管線式類比數位轉換器之行為模型 32
3.3-5 錯誤校正之行為模型 33
3.3-6 理想四位元/三階段類比數位轉換器之行為模型 35
第四章 管線式類比數位轉換器電路分析設計與模擬結果 37
4.1 簡介 37
4.2 CMOS 開關 37
4.3 運算放大器(Operational Amplifier) 41
4.3-1 Telescopic運算放大器 42
4.3-2 運算放大器之小訊號分析 43
4.3-3 共模迴授電路(Common Mode Feedback Circuit) 45
4.3-4 運算放大器模擬結果 47
4.4 取樣保持電路(Sample and Hold Circuit) 48
4.4-1 取樣保持電路模擬結果 51
4.5子類比數位轉換器(Sub ADC) 52
4.5-1 比較器 54
4.5-2 動態比較器電路模擬結果 55
4.6 數位類比轉換器(DAC) 55
4.6-1 Sub ADC 及 DAC 模擬結果 57
4.7 增益級放大器(Gain Stage Amplifier) 59
4.7-1 增益級放大器電路模擬結果 61
4.8 錯誤校正(Error Correction) 64
4.8-1 D 型正反器模擬結果 67
4.8-2 全加器模擬結果 68
4.9 時序產生器(Clock Generator) 69
4.10 管線式類比數位轉換器模擬結果 71
4.10-1 六位元管線式類比數位轉換器模擬結果 71
4.10-2 十位元管線式類比數位轉換器模擬結果 71
4.11 類比數位轉換器測試考量 72
4.11-1 FFT Testing 73
4.11-2 Histogram testing 76
4.12 十位元管線式類比數位轉換器性能模擬量測結果 78
第五章 類比數位轉換器的佈局考量 81
5.1 簡介 81
5.2 類比電路佈局 81
5.3 類比數位轉換器佈局考量 85
5.4 管線式類比數位轉換器的實際佈局 86
5.4-1 運算放大器之電路佈局 87
5.4-2 比較器之電路佈局 87
5.4-3 取樣保持之電路佈局 88
5.4-4 1.5位元/階段之類比數位轉換器之電路佈局 89
5.4-5 錯誤校正邏輯之電路佈局 89
5.4-6 時序產生器之電路佈局 90
5.4-7 六位元/五階段之類比數位轉換器之電路佈局 91
5.4-8 十位元/九階段之類比數位轉換器之電路佈局 91
第六章 結論 93
6.1 結論 93
6.2 未來展望及挑戰 94
參考文獻 95
附 錄 98
附錄A: 口試委員意見修正 98
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