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臺灣博碩士論文加值系統

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研究生:張文瑞
研究生(外文):wen-jui chang
論文名稱:內嵌式掃描延遲量測元件之設計與實現
論文名稱(外文):The Design and Implementation of Built-In Scan Delay Measurement Cell
指導教授:鄭經華程仲勝程仲勝引用關係
學位類別:碩士
校院名稱:大葉大學
系所名稱:電機工程學系碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2005
畢業學年度:93
語文別:中文
論文頁數:83
中文關鍵詞:內建自我測試延遲測試掃描串鏈
外文關鍵詞:BISTDelay testingScan chain
相關次數:
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在前瞻的SOC晶片測試問題中,如何精確的量測延遲及測試延遲錯誤是主要的問題。低電壓及雜訊電壓會引起待測電路發生延遲,並且使掃描測試技術難以擷取電路輸出端的正確延遲時序。在這篇論文裡,我們提出一內嵌式延遲測試(BIDT)方法,結合延遲偵測電路、內建自我測試(BIST)電路和掃描鏈。BIDT電路不僅可提供內部延遲測試/量測功能,而且提供適合的時脈時間幫助掃描鏈獲取正確的輸出延遲資料以避免測試錯誤。我們方法將可有效提供複雜、高速SOC晶圓正確的效能量測。我們的成果是提出一可行的延遲量測方法,來支援效能測試及降低錯誤測試以減少良率的損失,也嘗試提出在低電壓及雜訊電壓測試環境可使用的延遲錯誤測試技術。在模擬實驗過程中,我們首先使用一個考慮電壓降的靜態時續分析(STA)工具計算電路延遲,這個工具可測量待測電路在不同電壓下的延遲。最後實驗是將待測電路發生IR-drop形成電壓降時,仍由掃描鏈可觀察到正確的路徑延遲時間。我們使用TSMC 0.18um來實現BIDT晶片,並且確認功能均可正確操作。
The accurate delay measurement is a major issue to test advanced SoC chips. The low/noisy supply voltage induces CUT delay, and makes the SCAN testing technique hard to capture the correct output delay responses. In this thesis, we propose a built-in delay testing (BIDT) methodology, which combine the delay detection circuit (BIDT), Built-in test (BIST) and scan chain methodologies into together. The BIDT circuitry does not only provide the feasible internal delay test/measurement mechanisms, but also provide the adaptive clock timing to assist the scan chain capture the correct output responses for preventing delay test errors. Our methodology will be very useful for measuring the correct circuit performance in complex/high-speed SoC dies. The contribution of our works is proposing a feasible delay measurement method to reduce the yield lose from performance test killing errors. This work also tries to propose a practical delay fault determine technique under low/noisy voltage testing environment. In the experiments, we first calculate the circuit delay by using a new voltage-aware static timing analysis (STA) tool, which could measure the CUT delay under varying supply voltage. The experiments then show the correct path delay could be observed form the scan chain under jointing the factors of voltage drop come from IR-drop. The real BIDT chip is implemented by using TSMC 0.18um and validated functional correct finally.
封面內頁
簽名頁
授權書.........................iii
中文摘要........................iv
英文摘要........................v
誌謝..........................vi
目錄..........................vii
圖目錄.........................x
表目錄.........................xiii

第一章 緒論
1.1 研究動機....................1
1.2 研究目標....................1
1.3 論文架構....................2
第二章 相關研究與背景知識
2.1 延遲錯誤....................3
2.2 掃描鏈.....................4
2.3 內建式自我測試.................6
2.4 實速測試方法..................6
2.4.1 不對稱負載方法 ...............7
2.4.2 寬邊方法 ..................8
2.5 鎖相迴路與延遲鎖定迴路.............9
2.6 同步鏡像延遲..................9
2.7 相位校正緩衝器.................11
第三章 電路架構設計
3.1 內嵌式掃描延遲量測與測試電路架構 .......13
3.2 時間延遲量測與測試電路設計 ..........15
3.2.1 相位差偵測與振盪器.............16
3.2.2 相位偵測電路................17
3.2.3 量測控制致能產生器.............18
3.2.4 計數器...................18
3.2.5 資料壓縮電路................19
3.2.6 D型正反器.................19
第四章 實驗模擬結果與晶片設計
4.1 時間延遲量測與測試電路模擬結果.........21
4.2 晶片實作 ...................33
4.2.1 設計流程..................33
4.2.2 預計規格..................34
4.2.3 測試考量..................35
4.2.4 佈局平面圖與打線圖.............36
4.3 模擬測試 ...................39
4.4 電路測試 ...................39
第五章 標準元件庫概論與元件特徵值萃取方法及模型建立
5.1 標準元件庫 ..................42
5.2 元件實體佈局 .................42
5.3 邏輯資訊 ...................44
5.4 時序資訊 ...................44
5.5 功率資訊 ...................49
5.6 標準元件庫建立流程簡介 ............51
5.7 特徵值萃取及模型建立流程簡介 .........52
5.8 特徵值種類及其萃取原理 ............53
5.8.1 Pin to Pin Delay ...............53
5.8.2 Power Consumption .............56
5.8.3 Input Capacitance ..............61
5.8.4 Time Constraints of Sequential Circuit ......62
5.9 標準元件庫模型的建立 .............63
5.9.1 Verilog model................63
5.9.2 Synopsys model ...............64
第六章 動態邏輯電路的標準元件庫建構
6.1 動態邏輯電路 .................66
6.2 標準動態元件庫建構 ..............67
6.3 MOS的尺寸調整設計 ..............71
6.4 特徵值萃取與模型建立 .............77
第七章 結論與討論...................79
參考文獻........................81
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[7.]Young, I.A.; Greason, J.K.; Wong, K.L.; “A PLL clock generator with 5 to 10 MHz of lock range for microprocessors ” Solid-State Circuits, IEEE Journal of Volume 27, Issue 11, Nov. 1992 Page(s):1599 - 1607
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