臺灣博碩士論文加值系統

本篇論文以Verilog語言設計快閃記憶體控制器(Flash Memory Controller)，再以硬體化的testbench載入FPGA中進行實體驗證。
在各種應用層面下，不同的主機及介面(interface)結構因應而生，故快閃記憶體的控制器必需針對所在系統負責對外部主機(Host)溝通及內部資料的讀、寫、抹除等動作，故所設計的快閃記憶體控制器以多重的狀態機來自動執行主機端所下的指令，在資料的讀寫方面，針對快閃記憶體PAGE的大小，來設計控制器及選用的Buffer(SRAM)，指令的下達方面，以多重狀態機(multi-state machine)來處裡與快閃記憶體之間的回應。
控制器以Verilog語言描述完成後，依據欲測試項目寫testbench先作function simulation達到功能上的驗證，將原先的testbench硬體化，以便於在FPGA板上驗證，待一切設計完成後，緊接的步驟是電路合成，合成器將RTL Verilog程式讀入，依照我們選定的目標零件(Cyclone EP1C20F324C7)自動產生gate level netlists，並以此組檔案作Pre-Simulation，模擬測試通過後，再載入FPGA中進行實體驗證。
驗證結果顯示資料確實能從快閃記憶體中正常讀寫至特定位置，前面所提及的快閃計憶體控制器設計正確。

The thesis is established by Verilog language which designs flash memory controller, then hardware.testbench which loads in FPGA in order to process physical examination.
Different hosts and interfaces have been designed and developed in coordinate with broadly various kinds of applied environments,in one hand, flash memory controller shall specifically focus on the function that positioned.system is responsible for communication to external host as well as the procedures; reading, writing and deleting included; to internal data, in the other hand, flash memory controller designed by multi-state machine automatically executes instruction from the host. To mainly concentrate on the size of page of flash memory in conjunction with data reading and writing, proper controller is designed and selected.Buffer (SRAM) is applied, as the order of instruction, multi.state machine processes the reaction from flash memory.
Controller is finished by description of Verilog language afterwards, testbench is being written doing function simulation by examined items in order to achieve fuctional examination, then original testbench is being processing into hardware to be easily examined on FPGA board, after procedures listed above are done, the following step is synthesis, synthetic advice will read RTL Verilog program according to our selected target part(Cyclone EP1C20F324C7), it will automatically cause gate level netlists, pre.simulation is processing by the file which was produced by synthetic step above, after passing the simulation test, FPGA will be loaded in this file to process physical examination.
The result indicates that date indeed can be read and written on specific location from flash memory, therefore the design of flash memory controller mentioned is precise.

中文論文提要……………………………………………………………Ⅰ
英文論文提要……………………………………………………………Ⅲ
誌謝………………………………………………………………………Ⅵ
目錄………………………………………………………………………Ⅶ
圖目…………………………………………………………………….XIV
表目………………………………………………………………………XVI
第一章 緒論………………………………………………………………1
1.1 研究背景…………………………………………………………1
1.2 研究動機…………………………………………………………2
1.3 實現方法概述……………………………………………………2
第二章 數位系統的實作方法……………………………………………4
2.1積體電路設計技術………………………………………………4
2.2 設計技術描述……………………………………………………5
2.2.1 全訂製IC (Fully Customize IC)…………………………5
2.2.2 半訂製IC (Semi Customize IC)……………………………6
2.2.3 現場可規劃邏輯閘陣列(Field Programmable Gate Array, FPGA)…………………………………………………………6
2.3 Verilog硬體描述語言(Hardware Description Language,HDL)介紹……………………………………………………………7
2.4 半訂製積體電路晶片設計流程………………………………8
第三章 快閃記憶體的控制方式………………………………………10
3.1 快閃記憶體介紹………………………………………………10
3.2 快閃記憶體的動作原理………………………………………11
3.3 快閃記憶體的外部架構………………………………………12
3.3.1 快閃記憶體的組織及特性…………………………………12
3.3.2 快閃記憶體的操作與控制模式……………………………14
3.4 快閃記憶體的內部架構………………………………………14
3.5 快閃記憶體的接腳功能………………………………………15
3.6 快閃記憶體操作模式…………………………………………17
第四章 快閃記憶體控制器架構………………………………………24
4.1 快閃記憶體控制器的介紹……………………………………24
4.1.1 腳位說明……………………………………………………25
4.1.1.1 輸入端……………………………………………………26
4.1.1.2 輸出端……………………………………………………27
4.2 快閃記憶體控制器暫存器及參數介紹………………………29
4.2.1 快閃記憶體控制器暫存器…………………………………29
4.2.2 快閃記憶體參數說明………………………………………30
4.2.2.1 Action Table……………………………………………31
4.2.2.2 Internal State Table…………………………………32
4.2.2.3 Command Table……………………………………………33
4.2.2.4 Target Flash ID Table…………………………………34
4.3 快閃記憶體控制器程式執行流程……………………………35
4.3.1 快閃記憶體控制器程式執行流程…………………………35
4.3.2 狀態機說明…………………………………………………37
第五章 正規測試方法與架構…………………………………………40
5.1 正規測試方法…………………………………………………40
5.2 Test Simulation Bench……………………………………41
5.3 Test Bench各模組介紹………………………………………44
5.3.1 CLK_gen模組………………………………………………44
5.3.2 Pattern_gen模組…………………………………………45
5.3.3 FlashCntl模組……………………………………………46
5.3.4 快閃記憶體 BUS Functional Model(flash_bfm)………46
5.4 預行電路模擬…………………………………………………47
第六章 模擬結果………………………………………………………48
6.1 行為模式模擬與測試(Function Simulation)………………48
6.1.1 Pattern_Gen模組模擬與測試………………………………49
6.1.2 FlashCntl模組模擬與測試…………………………………50
6.1.2.1 刪除區塊與取得ID碼模擬………………………………50
6.1.2.2資料寫入模擬與測試………………………………………52
6.1.2.3資料讀出模擬與測試………………………………………53
6.1.3 flash_bfm模組模擬與測試…………………………………54
6.2 預行模擬(Pre-Simulation)……………………………………55
6.2.1 控制器讀出ID碼及寫入資料電路部局模擬與測試………56
6.2.2 控制器讀出資料電路預行模擬與測試………………………57
6.3 Altera FPGA實體驗證…………………………………………58
6.3.1 讀ID碼實體模擬結果………………………………………60
6.3.2 寫入資料實體模擬結果………………………………………61
6.3.3 讀出資料實體模擬結果………………………………………62
第七章 總結與未來展望…………………………………………………63
7.1總結………………………………………………………………63
7.2 未來展望…………………………………………………………64
參考文獻…………………………………………………………………65

圖目

圖2.1 積體電路設計分類圖………………………………………………5
圖2.2 半訂製積體電路晶片設計流程……………………………………9
圖3.1 快閃記憶體細胞切割架構圖………………………………………13
圖3.2 快閃記憶體內部結構方塊圖………………………………………14
圖3.3 Flash Memory Pin Configuration………………………………16
圖3.4 Read Mode…………………………………………………………19
圖3.5 Page Program Timing……………………………………………20
圖3.6 Page Program Timing……………………………………………21
圖3.7 ID Read Timing…………………………………………………23
圖4.1 快閃記憶體控制器外觀……………………………………………25
圖4.2 快閃記憶體控制器程式執行流程圖………………………………36
圖4.3 讀取資料(ReadData)狀態機狀態圖………………………………37
圖4.4 寫入資料(WriteData)狀態機狀態圖……………………………38
圖4.6 讀取ID碼(ReadID)狀態機狀態圖………………………………39
圖5.1 Test Bench Simulation top level……………………………41
圖5.2快閃記憶體控制器Simulation Top Level………………………43
圖5.3 Pattern_gen模組…………………………………………………45
圖5.4快閃記憶體BFM……………………………………………………47
圖6.1快閃記憶體控制器test bench電路……………………………48
圖6.2測試Pattern_Gen模組輸出資料及指令至FlashCntl模組……49
圖6.2刪除區塊與取得ID碼模擬…………………………………………51
圖6.3資料寫入模擬與測試………………………………………………52
圖6.4資料讀出模擬與測試………………………………………………53
圖6.5 flash_bfm模組模擬與測試………………………………………54
圖6.6 控制器讀出ID碼及寫入資料電路部局模擬與測試……………56
圖6.7控制器讀出資料電路預行模擬與測試……………………………57
圖6.8 FPGA實體驗證之電路平台………………………………………59
圖6.9讀ID碼實體模擬結果……………………………………………60
圖6.10寫入資料實體模擬結果…………………………………………61
圖6.11讀出資料實體模擬結果…………………………………………62

表目

表3.1 模式選擇…………………………………………………………17
表3.2 Command Sets……………………………………………………18
表3.3 Status Output Table…………………………………………22
表4.1 輸入信號腳位說明………………………………………………26
表4.2 輸出信號腳位說明………………………………………………27
表4.3 Action參數表……………………………………………………31
表4.4 Internal State參數表…………………………………………32
4.4 Command參數表………………………………………………………33
表4.5 記憶體ID碼參數表………………………………………………34

[1] 胡振華，VHDL與FPGA設計，2002年 初版，全華科技圖書股份有限公司，台北
[2] 鄭信源，Verilog硬體描述語言數位電路，2003年 三版，儒林圖書有限公司，台北
[4] Samsung Flash Memory Specification: K9F6408U0A-TCB0
[5] Toshiba Flash Memory Specification: TC58V64AFT
[6] Design with Flash Memory/Brian Dipert&Markus Levy
[7] A.K.Sharma.Semiconductor Memory: Testing, and Reliability.Piscataway:IEEE Press,1997.
[8] Digital System Design Using VHDL, Charles H. Roth,JR,1998
[9] Verilog HDL A Guide to Digital Design and Synthesis.Samir Palnitkar,1996
[10] ModelSim HDL Application Note 1322, September 27,2001
[11] Assar, “Flash Memory Mass Storage Architecture
Incorporation Wear Leveling Technique”, United States Patent Number:5,479,638, December 26, 1995.
[12] Altera Corporation,Altera Data Book,1996.(http://www.altera.com)
[13] Kuen-Yue Lee, ” Design of Flash Memory Testing Tool ” master’s thesis, Dept. Electronic Engineering, University of Tamkang ,Taiwan,
ROC, 2003,pp.10-20.
[14] Yi-Fang Wei,” Data Transfer Block Design ” master’s thesis, Dept. Electronic Engineering, University of Tamkang ,Taiwan, ROC,
2003, pp.131-132.
[15] Quartus II Software Basic Design Flow
http:///www.altera.com/support/software/quartus2/design_flow/
des-index.html?xy=qa15_qbdf