臺灣博碩士論文加值系統

單晶片系統時代的來臨，使得鎖相迴路裝置與人們的生活更密不可分，由於鎖相迴路具有相位鎖定特性及頻率鎖定特性，因此鎖相迴路的相關討論更是熱烈。
這篇論文主要是設計對溫度變異具有高穩定性之電荷幫浦鎖相迴路，此電路包含：相位頻率檢測器、電荷幫浦、壓控振盪器、除頻器等。在不影響傳統電荷幫浦鎖相迴路原本功能，並且以最少的額外附加電路的前提下，分別著手改善各電路特性，以降低整體相位偏移量以及加快鎖定。
在設計初期會先以HSPICE及Quartus II來模擬驗證電路功能的正確性，模擬完成後，再透過CIC國家晶片系統設計中心，以台積電 0.18μm 1P6M的製程及1.8V工作電壓，將此電路以積體化的形式實現出來。在1.2GHz操作頻率下，可利用控制信號來選擇四種不同除數的除頻器。此鎖定時間為16.5 μS，提升了傳統電荷幫浦鎖相迴路之鎖定時間大約為50％。而最重要的是具有穩定的輸出頻率(相位偏移量)約1.2 GHz ± 12 KHz。而在溫度上的變異也有很好的表現，溫度從0度至80度偏移量約16mV。其餘電路特性也均可達到不錯效能，整個電荷幫浦鎖相迴路晶片面積(包含PAD)為909.879μm × 603μm。

Owing to the system on a chip (SOC), phase-locked loops (PLL) are more closer to our life.
In this paper, a charge-pump PLL (CPLL) with high stability over temperature variation is proposed. The CPLL is composed of phase frequency detector (PFD), a charge pump (CP), a voltage control oscillator (VCO) and a divider (DIV). By adding extra small circuits and improving every parts circuits. The whole phase offset and the lock time are reduced.
In the beginning of the design, we use Hspice and Quartus II to simulate and verify the accuracy of the circuits. After simulating, we use the TSMC 0.18μm 1P6M technology and 1.8V power supply to realize the circuits on a chip through CIC. The CPLL operates at 1.2GHz with four kinds of different divisors in usable control signal. The lock time is only 16.5 μS, that improves 50% by comparing with conventional CPLL. The output frequency is steadily at 1.2 GHz ± 12 KHz. The variation on temperature is only 16mV from 0° to 80°. The chip area including PAD of CPLL is 910μm × 603μm.

目錄
中文摘要 I
ABSTRACT II
誌謝 III
目錄 IV
圖目錄 VII
表目錄 X
第一章 緒論 1
1-1 簡介 1
1-2 研究動機 2
1-3 研究步驟及方法 4
1-4 論文架構 6

第二章 電荷幫浦鎖相迴路之基本原理 7
2-1 相位頻率檢測器之基本原理 7
2-1.1 傳統的相位頻率檢測器 7
2-1.2 預充式相位頻率檢測器 13
2-1.3 非時脈相頻檢測器 15
2-2 相位頻率檢測器設計考量 17
2-2.1 死帶 17
2-2.2 操作頻率 17
2-2.3 相位偏移 18
2-3 電荷幫浦之基本原理 18
2-4 電荷幫浦設計考量 21
2-5 迴路濾波器之基本原理 23
2-6 迴路濾波器設計考量 25
2-7 壓控振盪器之基本原理 27
2-8 壓控振盪器設計考量 29
2-9 除頻器之基本原理 33
2-10 除頻器設計考量 34

第三章 對溫度變異具有高穩定性電荷幫浦之鎖相迴路設計 35
3-1 相位頻率檢測器 35
3-1.1 電路架構與設計 35
3-1.2 模擬結果 37
3-2 電荷幫浦 45
3-2.1 電路架構與設計 45
3-2.2 模擬結果 49
3-3 壓控振盪器 52
3-3.1 電路架構與設計 52
3-3.2 模擬結果 53
3-4 除頻器 55
3-4.1 電路架構與設計 55
3-4.2 模擬結果 58

第四章 電路佈局與整體模擬結果比較 62
4-1 電路佈局 62
4-1.1 相位頻率檢測器 63
4-1.2 電荷幫浦 66
4-1.3 壓控振盪器 69
4-1.4 除頻器 71
4-2 整體模擬結果比較 74
4-2.1 Pre-Simulation 74
4-2.2 Post-Simulation 76
4-2.3 比較 80

第五章 結論 82
參考文獻 XI
附錄 XIII


圖目錄
第一章
圖 1- 1 電荷幫浦鎖相迴路的架構圖 2
圖 1- 2 設計流程步驟示意圖 5

第二章
圖 2- 1 相位頻率檢測器時序狀態圖 7
圖 2- 2 Fref的相位超前Fvco 8
圖 2- 3 Fref的相位落後Fvco 8
圖 2- 4 Fref的相位相等Fvco 9
圖 2- 5 傳統三態PFD電路圖 9
圖 2- 6 死帶的定義 10
圖 2- 7 三態PFD輸入-輸出特性 10
圖 2- 8 D型正反器內部電路 11
圖 2- 9 實際傳統的PFD特性曲線 13
圖 2- 10 Reset Pulse的脈寬影響示意圖 13
圖 2- 11 預充式相位頻率檢測器電路圖 14
圖 2- 12 Fref超前Fvco示意圖 14
圖 2- 13 非時脈相頻檢測器電路圖 16
圖 2- 14 簡單傳統電荷幫浦的模型示意圖 19
圖 2- 15 電荷幫浦對電容充放電狀態 20
圖 2- 16傳統改良型電荷幫浦電路 20
圖 2- 17 各階迴路濾波器 24
圖 2- 18 巴克豪生準則 27
圖 2- 19 壓控振盪器之頻率與電壓之關係 28
圖 2- 20 環型振盪器種類 29
圖 2- 21 中心頻率示意圖 30
圖 2- 22 調諧線性示意圖 31
圖 2- 23 調諧範圍示意圖 32
圖 2- 24 除2 TSPC D型正反器 34

第三章
圖 3- 1 PFD電路架構圖 37
圖 3- 2 動作時序圖 37
圖 3- 3 RTL電路圖 38
圖 3- 4 Quartus II模擬結果 39
圖 3- 5 輸入信號Fref為47.30 KHz、Fvco為7.246 KHz 40
圖 3- 6 Fref相位頻率領先Fvco 41
圖 3- 7 Fref相位頻率落後Fvco 41
圖 3- 8 Fref相位頻率相等Fvco 42
圖 3- 9 Fref(100MHz)相位頻率落後Fvco(100MHz) 0.3ns 42
圖 3- 10 Fref(100MHz)相位頻率超前Fvco(100MHz) 0.3ns 43
圖 3- 11 Fref(1GHz)相位頻率超前Fvco(1GHz) 0.2ns 43
圖 3- 12 輸入信號為100MHz死帶(Dead Zone)為10ps 44
圖 3- 13 CP電路架構圖 48
圖 3- 14 主動帶差電流鏡差動對電路 48
圖 3- 15 輸出充電時狀態(紅色框部分為傳統式輸出) 49
圖 3- 16 輸出放電時狀態 50
圖 3- 17溫度範圍在0度至100度輸出充電時狀態輸出最大漂移54.2mV 50
圖 3- 18 溫度範圍在0度至100度輸出放電時狀態輸出最大漂移36.5mV 51
圖 3- 19 溫度範圍在0度至100度輸出充放電狀態 51
圖 3- 20 延遲單元 53
圖 3- 21 四級DCSL環型振盪器 53
圖 3- 22 壓控振盪器之控制電壓對輸出頻率對應關係 54
圖 3- 23 壓控振盪器之控制電壓對輸出功率對應關係 54
圖 3- 24 輸出頻率波形 54
圖 3- 25 雙模除頻器 57
圖 3- 26 除256模擬結果 58
圖 3- 27 除128模擬結果 58
圖 3- 28 除257模擬結果 58
圖 3- 29 除129模擬結果 58
圖 3- 30 除256模擬結果 59
圖 3- 31 除128模擬結果 59
圖 3- 32 除257模擬結果 60
圖 3- 33 除129模擬結果 60

第四章
圖 4- 1 相位頻率檢測器佈局圖 63
圖 4- 2 Fref(100MHz)相位頻率落後Fvco(100MHz) 0.3ns 63
圖 4- 3 Fref(100MHz)相位頻率超前Fvco(100MHz) 0.3ns 64
圖 4- 4 Fref(1GHz)相位頻率超前Fvco(1GHz) 0.2ns 64
圖 4- 5 輸入信號為100MHz死帶(Dead Zone)為25ps 65
圖 4- 6 電荷幫浦佈局圖 66
圖 4- 7 輸出充電時狀態 66
圖 4- 8 輸出放電時狀態 67
圖 4- 9 溫度範圍在0度至100度輸出充電時狀態輸出最大漂移59mV 67
圖 4- 10 溫度範圍在0度至100度輸出放電時狀態輸出最大漂移38mV 68
圖 4- 11 溫度範圍在0度至100度輸出充放電狀態 68
圖 4- 12 壓控振盪器佈局圖 69
圖 4- 13 壓控振盪器之控制電壓對輸出頻率對應關係 70
圖 4- 14 壓控振盪器之控制電壓對輸出功率對應關係 70
圖 4- 15 輸出頻率波形 70
圖 4- 16 除頻器佈局圖 71
圖 4- 17 除256模擬結果 71
圖 4- 18 除128模擬結果 72
圖 4- 19 除257模擬結果 72
圖 4- 20 除129模擬結果 73
圖 4- 21 五個SS、SF、TT、FS及FF不同狀態鎖定在於1.2 GHz 74
圖 4- 22 TT狀態鎖定在於1.2 GHz溫度的變異在0度、40度、80度 75
圖 4- 23 相位誤差在TT狀態鎖定在於1.2 GHz結果(Up、Dn) 75
圖 4- 24 頻率(相位)偏移量在TT狀態鎖定在於1.2 GHz結果 75
圖 4- 25 整體電路實體佈局圖 77
圖 4- 26 整體電路實體佈局圖打線圖 77
圖 4- 27 五個SS、SF、TT、FS及FF不同狀態鎖定在於1.2 GHz 78
圖 4- 28 TT狀態鎖定在於1.2 GHz溫度的變異在0度、40度、80度 78
圖 4- 29 相位誤差在TT狀態鎖定在於1.2 GHz結果(Up、Dn) 78
圖 4- 30 頻率(相位)偏移量在TT狀態鎖定在於1.2 GHz結果 79
圖 4- 31 TT狀態鎖定在於1.2 GHz 80
圖 4- 32 本論文與傳統式鎖定後溫度上的變異 80


表目錄
第二章
表 2- 1三態PFD動作狀態表 12

第三章
表 3- 1 PFD模擬結果(Pre-Simulation) 44
表 3- 2 CP模擬結果(Pre-Simulation) 52
表 3- 3 VCO模擬結果(Pre-Simulation) 55
表 3- 4 DIV模擬結果(Pre-Simulation) 61

第四章
表 4- 1 PFD模擬結果(Post-Simulation) 65
表 4- 2 CP模擬結果(Post-Simulation) 69
表 4- 3 VCO模擬結果(Post-Simulation) 70
表 4- 4 DIV模擬結果(Post-Simulation) 73
表 4- 5 整體模擬結果(Pre-Simulation) 76
表 4- 6整體模擬結果(Post-Simulation) 79
表 4- 7 本論文與傳統式各規格比較 81

第五章
表 5- 1 對溫度變異具有高穩定性之電荷幫浦鎖相迴路規格 83

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