臺灣博碩士論文加值系統

本篇論文是在設計一個高速的鎖相迴路電路，此電路採用TSMC 0.18μm CMOS Mixed Signal RF General Purpose MIM AI 1P6M CMOS製程，並使用Hspice來做模擬與驗證。
鎖相迴路主要是由相位頻率偵測器、電荷幫浦、迴路濾波器、壓控振盪器及除頻器所構成。在相位頻率偵測器的部份，使用一個新型的架構來消除突波，而且此架構為完全對稱的電路。在電荷幫浦的部份，使用二組電流源來加快鎖定的速度。在迴路濾波器的部份，使用二階的RC濾波器組成。在壓控振盪器的部份，使用具有低功率特性的傳統互補式交錯耦合LC-tank所組成。而除頻電路是使用TSPC所構成的D型正反器電路。
最後，我們所設計的鎖相迴路系統之工作頻率可操作在2.4GHz的系統，其鎖定時間為 6us~8us。

In this thesis, we design a high speed phase-locked loop (PLL).The circuit is simulated and verified by Hspice with TSMC 0.18μm technology.A PLL consists of a phase frequency detector (PFD), a charge pump (CP), a loop filter (LF), a voltage controlled oscillator (VCO) and a divider.
In PFD, we use a novel structure with symmetrical circuits to delete jitter. In CP , we use two charge currents to speed up lock time. In LF, we use a second order RC filter to make up. In VCO, we use the complementary cross-couple LC-tank to make up. In divider, the D flip-flop circuit is made by TSPC circuit.
Finally, the PLL could be operated at 2.4GHz, and the lock time is between 6us~8us.

目錄
致謝 I
中文摘要 II
Abstract III
目錄 IV
圖目錄 VI
表目錄 VIII
第一章 緒論 1
1.1 研究動機 1
1.2 研究方法與流程 2
1.3 內容大綱 3
第二章 鎖相迴路簡介 4
2.1 鎖相迴路的基本架構與原理 4
2.2 相位頻率偵測器基本原理 6
2.3 電荷幫浦基本原理 10
2.4 壓控振盪器基本原理 12
2.5 除頻器的基本原理 14
2.6 鎖相迴路系統的分析 15
2.7 迴路濾波器設計原理 17
2.7.1 二階鎖相迴路(second-order PLL) 17
2.7.2 三階鎖相迴路(third-order PLL) 19
第三章 電路設計 23
3.1 相位頻率偵測器的非理想性 23
3.1.1 相位頻率偵測器設計 25
3.1.2 相位頻率偵測器電路的實現 26
3.2 電荷幫浦(CP)設計 33
3.3 壓控振盪器(VCO) 38
3.3.1 品質因素之定義 41
3.3.2 電感 42
3.3.3 可變電容器(Varactor) 44
3.3.4 負電阻振盪器 47
3.4 除頻器 50
第四章 模擬結果 51
4.1 相位頻率偵測器模擬結果 51
4.2 電荷幫浦模擬結果 55
4.3 壓控振盪器模擬結果 57
4.4 整體電路模擬結果與佈局打線 59
第五章 結論與未來展望 62
5.1 結論 62
5.2 未來展望 63
參考文獻 64












圖目錄
圖 1.2.1 研究流程圖 2
圖 2.1.1 鎖相迴路的基本架構圖 4
圖 2.1.2 傳統鎖相迴路架構 5
圖 2.2.1 相位偵測器的理想特性圖 6
圖 2.2.2 相位頻率偵測器波形圖 (a) Fref 領先 Fvco (b) Fref 落後 Fvco 7
圖 2.2.3 相位頻率偵測器的狀態圖 9
圖 2.2.4 理想相位頻率偵測器的特性圖 9
圖 2.3.1 相位頻率偵測器與電荷幫浦示意圖 10
圖 2.3.2 相位頻率偵測器控制電荷幫浦充放電示意圖 (a)訊號Fref 領先 Fvco (b) 訊號Fref 落後 Fvco 11
圖 2.4.1 相位雜訊 12
圖 2.5.1 D型正反器組成的除二電路 14
圖 2.6.1 鎖相迴路的線性模型 15
圖 2.7.1.1 一階迴路濾波器 17
圖 2.7.2.1 電荷注入現像 19
圖 2.7.2.2 二階迴路濾波器 20
圖 2.7.2.3 二階迴路濾波器開迴路響應 20
圖 3.1.1 傳統的相位頻率偵測器 23
圖 3.1.2 傳統的相位頻率偵測器時序圖 24
圖 3.13 相位頻率偵測器的非理想特性 24
圖 3.1.1.1 期望設計的相位頻率偵測器理想波形圖 25
圖 3.1.2.1 無突波之相位頻率偵測器 26
圖 3.1.2.2 無突波之相位頻率偵測器之波形示意圖 27
圖 3.1.2.3 減少脈波寬度電路 28
圖 3.1.2.4 第二次改良之相位頻率偵測器電路 28
圖 3.1.2.5 考濾訊號延遲之相位頻率偵測器電路 29
圖 3.1.2.6 (a)傳統的D型正反器架構 (b) 傳統的D型正反器架構的時序 30
圖 3.1.2.7 pseudo-NMOS 30
圖 3.1.2.8 使用pseudo-NMOS 的D型正反器 31
圖 3.1.2.9 最後完成的相位頻率偵測器電路 32
圖 3.2.1 大小電流充放電示意圖 33
圖 3.2.2 (a)改變脈波寬度的電路 (b)當延遲時間短所產生的結果 (c) 當延遲時間長所產生的結果 34
圖 3.2.3 可變延遲時間的控制機制 (a)訊號UP端的大電流控制電路 (b) 訊號DN端的大電流控制電路 35
圖 3.2.4 包含大小電流的電荷幫浦電路圖 37
圖3.3.1 振盪器電路的正迴授網路示意圖 39
圖 3.3.2 LC-tank 振盪器的基本架構 40
圖 3.3.3 Wheeler 方程式幾何圖形 43
圖 3.3.4 PMOS 可變電容器 (a) 橫截面圖 (b) C-V特性圖 44
圖 3.3.5 反轉模式可變電容器 (a) 接線 (b) 特性曲線 45
圖 3.3.6 累增模式可變電容器(a) 接線 (b) 特性曲線 46
圖 3.3.7 二極體可變電容器元件模型 46
圖 3.3.5 傳統阻抗轉換電路 47
圖 3.3.6 簡單差動負阻抗振盪器 48
圖 3.3.7 為互補式交錯耦合LC-tank壓控振盪器之電路圖 49
圖 3.3.8 (a) TSPC 的除2電路 (b)用TSPC合成的除128的除頻電路 50
圖 4.1.1 第一次改良後相位頻率偵測器 (a) 相位差在 之間 (b) 相位差大於 或小於 51
圖 4.1.2 D型正反器做重置所需時間 (a) 傳統D型正反器 (b) 使用pseudo-NMOS 的D型正反器 52
圖 4.1.3 操作頻率為100 MHz 之相位頻率偵測器波形 (a) Fref 領先Fvco 的情形 (b) Fref 落後Fvco 的情形 53
圖 4.2.1 UP端的脈波寬度調整 (a) 在控制電壓 為低電壓 (b) 在控制電壓 為高電壓 55
圖 4.2.2 DN端的脈波寬度調整 (a) 在控制電壓 為高電壓 (b) 在控制電壓 為低電壓 56
圖 4.3.1壓控振盪器之振盪頻率範圍 57
圖 4.3.2 工作於2.4GHz時之相位雜訊表現 58
圖 4.4.1 SS,SF,TT,FS及FF不同狀態之鎖相迴路系統模擬結果圖 59
圖 4.4.2 佈局平面圖 60
圖 4.4.3 佈局打線圖 61

表目錄

表 3.3 Wheeler 方程式佈局形狀修正係數 43
表 4.1 相位頻率偵測器的規格表 54
表 5.1.1 鎖相迴路系統整體規格 62

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