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臺灣博碩士論文加值系統

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研究生:葉柏辰
研究生(外文):PO-CHEN YEH
論文名稱:利用誤差補償演算法實現之高效能直接式數位頻率合成器
論文名稱(外文):A High-Performance Direct Digital Frequency Synthesizer Based on Error Compensation Algorithm
指導教授:林國珍
指導教授(外文):KUO-JEN LIN
學位類別:碩士
校院名稱:中華大學
系所名稱:電機工程學系碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2006
畢業學年度:94
語文別:中文
論文頁數:90
中文關鍵詞:直接式數位頻率合成器頻率產生器取樣定理頻率解析度
外文關鍵詞:DDFSFREQUENCY SYNTHESIZERSAMPLING THEOREMFREQUENCY RESOLUTION
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隨著通訊系統的發展,要如何去設計一個頻率合成器能夠提供精確且穩定的
頻率是非常重要的。在本篇論文中,我們為了得到更佳的輸出頻率解析度,因此
並不使用傳統的頻率合成技術(鎖相迴路頻率產生器),而使用直接式數位電路的
方式來實現頻率合成器。因此我們便提出了一個新式的直接式數位頻率合成器架
構,它具有快速頻率切換、低記憶體使用率、低複雜度、低相位雜訊、高頻率解
析度和高頻譜純度的特性。這個新式的直接式數位頻率合成器主要是根據一個新
式的誤差補償演算法來達成正弦波函數的運算,此新式的演算法準確地降低近似
所造成的誤差值,近而提升頻域分析的表現。本篇論文的硬體電路架構已燒錄於
FPGA 之中,並且完成驗證與量測,其工作頻率可以操作在241.6MHz(4.139ns),
可調整輸出頻率範圍為0~120MHz,輸出頻率解析度約為0.056Hz,而輸出頻譜
的寄生訊號動態範圍(SFDR)為92dBc,使用硬體花費約為382 個Logic Elements
(LEs)。
With the development of communication system, how to design a frequency synthesizer that is capable of precise and stable frequency is very important to us. In this thesis, we do not use the traditional frequency synthesizer generated by PLL to obtain a better frequency resolution. We propose a new architecture of direct digital frequency synthesizer (DDFS). It has the merit of fast frequency switching speed, low utilization of memory, low complexity, low phase noise, high frequency resolution and high spectrum purity. This new DDFS is based on a novel error compensation
algorithm for computing sinusoidal functions. This new algorithm accurately reduces the error of approximation function and enhances the analysis of frequency domain.The circuit of DDFS is well simulated and download to a Field Programmable Gate Array (FPGA) for verification and measurement. The highest operating frequency of this circuit is 241.6 MHz(4.139ns). The tuning range of output frequency can is form 0 to 120 MHz. The frequency resolution is only 0.056 Hz. The Spurious Free Dynamic Range (SFDR) of output spectrum is 92 dBc. And the total hardware utilization is 382 Logic Elements (LEs).
目 錄
中文摘要 i
英文摘要 ii
誌謝 iii
目錄 iv
圖目錄 vii
表目錄 x
第一章 緒論 1
1.1 研究背景與動機 1
1.2 全系統設計流程 2
1.3 論文組織架構 3
第二章 頻率合成器相關文獻介紹與探討 4
2.1 頻率合成器 4
2.1.1 直接式類比頻率合成器 4
2.1.2 鎖相迴路 6
2.1.3 直接式數位頻率合成器 7
2.1.4 比較三種技術間之差異 13
2.2 頻率合成器各項參數介紹 14
2.2.1 頻率範圍 14
2.2.2 頻率解析度 14
2.2.3 頻率切換時間 15
2.2.4 相位雜訊 15
2.2.5 寄生訊號 18
2.2.6 寄生訊號動態範圍 18
2.3 DDFS 先前文獻演算法介紹與比較 19
2.3.1 泰勒展開式 19
2.3.2 柴比雪夫多項式 20
2.3.3 最小平方差演算法 22
2.3.4 三種演算法比較 24
第三章 誤差補償近似法 26
3.1 簡介 26
3.2 弦波信號的對稱性 26
3.3 迴歸分析 28
3.3.1 線性迴歸分析 28
3.3.2 迴歸分析擬合正弦波函數 32
3.4 誤差補償近似法 34
3.4.1 傅立葉轉換 34
3.4.2 頻譜諧波計算與分析 35
3.4.3 時域誤差與頻譜純度分析 36
3.4.4 誤差補償近似法 37
3.5 數學式驗證與軟體模擬 45
3.5.1 八段近似函數整理 45
3.5.2 軟體模擬驗證 46
3.6 整體系統架構 49
3.6.1 系統動作方塊圖 49
3.6.2 硬體電路架構表示 50
第四章 模擬結果與硬體實現 53
4.1 Verilog 硬體描述語言 53
4.2 硬體輸出時序模擬與驗證 54
4.3 輸出波形模擬與頻域分析 57
4.4 硬體實現與結果量測 61
4.4.1 可程式邏輯元件介紹 61
4.4.2 硬體實現 65
4.4.3 邏輯分析 67
4.4.4 量測結果 69
4.5 實驗結果比較 72
第五章 結論及未來展望 74
5.1 結論 74
5.2 未來展望 75
參考文獻 76
圖目錄
圖1.1 全系統設計與FPGA 驗證流程圖 2
圖2.1 頻率合成器 5
圖2.2 直接式類比頻率合成器系統方塊圖 5
圖2.3 基本鎖相迴路系統方塊圖 6
圖2.4 傳統DDFS 系統方塊圖 7
圖2.5 相位累加器輸出示意圖 8
圖2.6 輸入較小頻率控制字元(FCW)的輸出頻率 8
圖2.7 輸入較大頻率控制字元(FCW)的輸出頻率 9
圖2.8 以ROM-based 技術實現的直接式數位頻率合成器 11
圖2.9 正弦波四段線性近似 12
圖2.10 以ROM-less 技術實現之直接式數位頻率合成器 12
圖2.11 理想振盪電路輸出頻譜 15
圖2.12 實際振盪電路的功率頻譜密度 16
圖2.13 震盪電路輸出信號向量示意圖 16
圖2.14 寄生訊號動態範圍SFDR 示意圖 18
圖2.15 利用五階泰勒級數所實現的DDFS 架構 20
圖2.16 利用柴比雪夫近似法實現的DDFS 電路架構 21
圖2.17 利用最小平方差演算法實現的管線化DDFS 23
圖2.18 三種演算法近似階數與SFDR 的關係比較圖 24
圖3.1 線性迴歸模式的構造表示圖 28
圖3.2 最小平方直線表示圖 30
圖3.3 利用曲線擬合方法逼近四分之一週期的正弦波函數 33
圖3.4 近似的正弦波函數 33
圖3.5 三階多項式近似的正弦波函數⎥⎦

⎢⎣

2
0,
π
36
圖3.6 與理想正弦波的誤差表示圖 36
圖3.7 理想上估計寄生訊號動態範圍(SFDR)大小 37
圖3.8 理想SFDR 與誤差大小關係圖 38
圖3.9 做兩段直線近似正弦波函數, 0,1 1, f j = j 39
圖3.10 將誤差函數做近似函數~ , 0,1
1, j = j ε 39
圖3.11 補償近似誤差函數後得~ , 0,1
2, 1, 1, f = f + j = j j j ε 39
圖3.12 將誤差函數做近似函數~ , 0, ,22 1
2, j = K − j ε 40
圖3.13 補償誤差函數後得~ , 1, ,22 1
3, 2, 2, f = f + j = K − j j j ε 40
圖3.14 將誤差函數做近似函數~ , 0, ,23 1
3, j = K − j ε 41
圖3.15 補償誤差函數後得~ , 0, ,23 1
4, 3, 3, f = f + j = K − j j j ε 41
圖3.16 近似函數j f 4, 的誤差曲線 42
圖3.17 將誤差函數的常數項做修正(Average=0) 42
圖3.18 模擬類比輸出波形 46
圖3.19 一個週期之誤差分析 47
圖3.20 理想的SFDR 分析 47
圖3.21 限制輸入位元後之SFDR 分析 48
圖3.22(Zoom In)最大的寄生訊號(Spurious Signal) 48
圖3.23 DDFS 系統動作方塊圖 49
圖3.24 三階相位產生器電路 50
圖3.25 固定小數點表示(Fixed-Point) 50
圖3.26 新式DDFS 詳細的硬體電路架構圖 52
圖4.1 ALTERA 所發展的QuartusII5.0 操作介面 54
圖4.2 新式DDFS 架構的RTL 表示圖(1) 55
圖4.3 新式DDFS 架構的RTL 表示圖(2) 56
圖4.4 硬體輸出時序圖(by QuartusII5.0) 57
圖4.5 輸出資料擷取流程 58
圖4.6 擷取的暫存資料檔(Hexadecimal 表示) 58
圖4.7 合成後的類比輸出波形圖 59
圖4.8 瞬間頻率切換表示圖 59
圖4.9 輸出頻譜純度分析 60
圖4.10(Zoom In)SFDR 為 -92 dBc 60
圖4.11 可程式邏輯元件示意圖 61
圖4.12 一般的CPLD 架構圖 62
圖4.13 一般的FPGA 晶片圖(ALTERA 公司提供) 63
圖4.14 晶片包裝1020 隻接腳表示圖(ALTERA 公司提供) 64
圖4.15 新式邏輯單位ALM 結構圖(ALTERA 公司提供) 64
圖4.16 實驗測試版(StratixII)實體圖(ALTERA 公司提供) 65
圖4.17 FPGA 晶片內部狀態 66
圖4.18(Zoom In)詳細的設計使用圖 66
圖4.19 內建邏輯分析器(ELA)動作流程圖 67
圖4.20 內建邏輯分析器(ELA)原理示意圖 68
圖4.21 系統邏輯分析結果圖 68
圖4.22 數位類比轉換器(DAC-904)Data Sheet 69
圖4.23 安捷倫MSO6012A 混合訊號示波器 70
圖4.24 SMA to BNC 轉接頭 70
圖4.25 示波器量測結果波形圖 70
圖4.26 類比輸出做FFT 數學轉換 71
圖4.27 頻域FFT 表示圖 71
表目錄
表2.1 頻率合成器技術比較 13
表2.2 演算法比較表 24
表3.1 近似函數係數列表 45
表3.2 二進制係數列表(1) 51
表3.3 二進制係數列表(2) 51
表4.1 實驗測試版(StratixII)規格表 66
表4.2 安捷倫混合訊號示波器規格表 70
表4.3 相關論文之DDFS 全系統功能差異比較表 72
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