臺灣博碩士論文加值系統

在鎖相電路的設計中，最重要的考量乃在於輸出一個既穩定且可靠的頻率，而且當我們任意轉換輸入頻率時，鎖相電路要能夠在最短的時間內達到鎖頻的動作。因此，我們將著重於在不影響鎖相電路原本功能，及以最少額外附加電路的兩大前提下，設計如何減少鎖相迴路的鎖定時間，同時又能夠有最大的鎖定範圍，以及具有非常低的頻率漂移量(jitter)與低相位誤差(phase error)和低功率消耗效能之晶片。

在本論文中所提出鎖相迴路電路設計架構，包括一新型的相位頻率偵測器、電荷幫浦、可調式電壓控制迴路、電壓-電流轉換電路、電壓控制振盪器及除頻器。我們利用這個新架構來達到快速鎖定與低的頻率漂移效能。在電路模擬方面是以Hspice軟體進行電路模擬，再以 Full-Custom 方式進行整合模擬。使用Cadance 軟體進行佈局工作，使用LVS進行電路和佈局的比對，最後再加以萃取電容，再用Hspice軟體做Post 模擬，以逼近真實晶片的操作。模擬結果顯示，鎖相迴路的鎖定時間為2.65us，相位誤差為43ps， 頻率飄移量在900MHz下為 1KHz， 電壓控制振盪器中線性增益為661MHz/V，且當操作在900MHz下整體PLL消耗功率為14.1mW，因此本電路可用於高速且須同步的系統中。最後設計出的鎖相迴路晶片面積(包含PAD)為730 691 um2 。

In the design of phase-locked loop (PLL), the most important consideration is the steady and reliable frequency. When we change the input frequency, the PLL will go to be in lock at the least time. So, we will design of the how to reduce the locking time of the PLL, and have a biggest locking range, very low frequency skew, low phase error and low power consumption.

In this thesis, we will present a novel PLL, which consists of the proposed phase frequency detector (PFD), a charge pump (CP), the voltage-controlled tuning loop (VCTL), a V-I circuit, a voltage controlled oscillator (VCO), and a frequency divider (FD). We utilize this new structure of PLL to achieve fast locking and low frequency skew. We use Hspice in circuit simulation. We use Cadance tools to proceed layout, and use LVS to compare circuit and layout, and extract the capacitance and do Post- simulation to approach the operation of a true chip. Finally, the simulation results show that the locking time of PLL is 2.65us, phase error is 43ps, frequency skew is 900MHz 1KHz and VCO linearly gain is 661MHz/V. The power consumption is 14.1mW when PLL operates at 900MHz , the whole chip area including PAD is 730 691 um2.

中文摘要 I
英文摘要 II
誌謝 III
目錄 IV
圖目錄 VII
表目錄 XI

第一章 緒論 1

1-1 研究動機 1
1-2 研究目標 2
1-3 論文架構 3
1-4 電路設計流程圖 4

第二章 鎖相迴路基本架構及原理 5

2-1 鎖相迴路基本架構簡介 5
2-1.1相位頻率偵測器 6
2-1.2 電荷幫浦與迴路濾波器 10
2-1.3 壓控振盪器 12
2-1.4 除頻器 16

2-2 鎖相迴路基本原理 17
2-2.1 鎖相迴路之數學分析 17
2-2.2 鎖相迴路之動作原理模式分析 23
2-3 迴路濾波器的分析與設計 26
2-4 鎖相迴路設計之時脈抖動定義 30

第三章 具有可調式電壓控制迴路之PLL設計 32

3-1 可調式電壓控制迴路之PLL電路架構與簡介 32
3-2 PFD非理想特性分析 34
3-3 改良式PFD電路架構 39
3-4 改良式PFD電路設計與分析 42
3-5 可調式電壓控制迴路電路架構 45
3-5.1 可調式電壓控制迴路設計與動作原理 47
3-5.2 可調式電壓控制迴路之模式分析 53
3-6 壓控振盪器 58
3-6.1 壓控振盪器基本原理 59
3-6.2 壓控振盪器電路設計與分析 61
3-7 除頻器電路架構與設計 65

第四章 佈局考量與模擬結果 68

4-1 PLL佈局考量 68
4-1.1主動元件 69
4-1.2 被動元件 71
4-1.3電路佈局注意事項 73
4-2 模擬結果 79
第五章 結論 91


參考文獻 92
































圖目錄
圖1-1 電路設計流程圖 4
圖2-1 典型電荷幫浦鎖相電路架構的方塊圖 6
圖2-2 傳統PFD架構 6
圖2-3 PFD輸出狀態圖 8
圖2-4 相位偵測器的基本架構及特性曲線 9
圖2-5 相位頻率偵測器的特性曲線 9
圖2-6 相位頻率偵測器與充電幫浦的基本架構及時序 11
圖2-7 壓控振盪器特性圖 13
圖2-8 正弦信號之相位時間圖 13
圖2-9 兩個振幅相同，相位不同之正弦信號 14
圖2-10 新式TSPC具有比率技術D型正反器電路架構圖 16
圖2-11 二階鎖相電路示意圖 17
圖2-12 PFD電路時序圖 17
圖2-13 鎖相電路線性模型 20
圖2-14 三階鎖相迴路電路圖 21
圖2-15 三階鎖相電路線性模型圖 22
圖2-16 有C2和沒有C2的時序比較圖 22
圖2-17 鎖相電路動作圖 25
圖2-18 PLL線性模型 26
圖2-19 二階被動迴路濾波器 27
圖2-20 週期對週期抖動 30
圖2-21 週期抖動 30
圖2-22 長期時脈抖動 31
圖3-1 具有電壓控制迴路之鎖相迴路架構圖 32
圖3-2 傳統動態TSPC PFD電路架構圖 34
圖3-3 傳統動態TSPC PFD時序圖 35
圖3-4 (a) PFD理想線性特性圖 36
(b) PFD因受非同步reset path影響造成非理想特性圖 36
圖3-5 PFD受到非同步reset path影響造成檢測訊號誤判說明圖 36
圖3-6 (a) Pass-transistor DFF PFD電路架構 38
(b) reset path 38
圖3-7 (a)改良式PFD電路架構 40
(b)突波消除與訊號同步延遲迴路 40
圖3-8 PFD輸入/輸出時序圖 41
圖3-9 改良式PFD 時序圖 42
圖3-10 PFD死帶示意 43
圖3-11 改良式PFD 縮短死帶範圍特性圖 44
圖3-12 可調式雙斜率電壓控制迴路與傳統電荷幫浦之電路架構圖 45
圖3-13 偏壓電路 46
圖3-14 可調式雙斜率電壓控制迴路與傳統電荷幫浦之轉移函數曲線 47
圖3-15 大小電流切換轉則點示意圖 48
圖3-16 可調式電壓控制迴路電路架構 51
圖3-17 (a)一般傳統CP在Up訊號關閉時，CP卻還在對loop filter充電模擬 52
(b)為使用雙向開關含清除機制電路之模擬圖 52
圖3-18 傳統PLL與可調式電壓控制迴路之PLL鎖定時間比較圖 55
圖3-19 系統為欠阻尼狀態 57
圖3-20 系統為過阻尼狀態 57
圖3-21 (a)單一延遲單元 58
(b)四級差動型態之環形振盪器 58
圖3-22 (a)回授系統 59
(b)振盪系統隨時間的進展 59
圖3-23 環型振盪器之小訊號等效半電路 62
圖3-24 V-I轉換電路 64
圖3-25 VCO頻率調階範圍模擬圖 64
圖3-26 傳統TSPC動態D型正反器 65
圖3-27 反相器和時脈虛擬NMOS 反相器 66
圖3-28 反相器和時脈虛擬PMOS 反相器 66
圖3-29 新式TSPC 具有比率技術D型正反器 67
圖3-30 除128之除頻電路 67
圖3-31 除128除頻器之Hspice波形模擬圖 67
圖4-1 多指狀電晶體佈局圖 69
圖4-2 (a) 共源組態，電路圖 70
(b) 共源組態，佈局圖 70
圖4-3 TSMC MIM電容結構示意圖 71
圖4-4 電組佈局圖 72
圖4-5 TSMC金屬密度示意圖 73
圖4-6 走線裁切槽示意圖 74
圖4-7 金屬線所造成之信號延遲示意圖 75
圖4-8 信號間產生串音現象之示意圖 75
圖4-9 導線間的跨接示意圖 76
圖4-10 導線彎角示意圖 76
圖4-11 導線進入電晶體(MOS)之示意圖 77
圖4-12 導線佈局示意圖之示意圖 78
圖4-13 傳統PFD jitter模擬圖 79
圖4-14 改良式PFD jitter模擬圖 80
圖4-15 傳統PFD與改良式PFD相位誤差模擬圖 80
圖4-16 改良式PFD死帶範圍模擬圖 81
圖4-17 改良式PFD最高工作頻率模擬圖 81

圖4-18 (a)傳統CP反應PFD檢測出相位誤差量模擬圖 83
(b)電壓控制迴路之可調式雙斜率電荷幫浦反應PFD檢測出相位誤差量
模擬圖 83
圖4-19 依不同回授電壓而自動調整最佳化轉折點示意圖 83
圖4-20 (a) 使用傳統PFD、CP組成鎖相迴路之總鎖定時間模擬圖 84
(b)鎖定後抖動量 84
圖4-21 SS、SF、TT、FS及FF不同狀態之鎖相迴路系統模擬結果圖 85
圖4-22 (a) post layout simulation之結果 86
(b) post layout simulation鎖定時放大圖 86
(c)為PLL鎖定後的週期抖動量 87
圖4-23 post layout simulation鎖定時 (VCO控制電壓點)放大圖 87
圖4-24 PLL鎖定頻率在1G時鎖定時間模擬圖 88
圖4-25 除頻器輸出訊號半週期誤差範圍 88
圖4-26 佈局打線圖圖 90















表目錄
表2-1 鎖相迴路各元件名稱 5
表3-1 改良式PFD狀態表 41
表3-2 改良式PFD與相關論文比較表 44
表4-1 本篇所提出改良式PLL與參考文獻比較 89

[1]Behzad Razavi, “Design of Analog CMOS Integrated Circuits,” McGraw Hill, 2001.
[2]John P. Uyemura, “Introduction to VLSI Circuits and Systems,” John Wiley & Sons, Inc., 2001.
[3]Soyuer, M., Meyer, R.G., “Frequency limitations of a conventional phase-frequency detector,” IEEE J. Solid-State Circuits, vol. 25, no. 4, pp. 1019 – 1022, Aug. 1990.
[4]Roland E. Best, “Phase Locked Loops: Design, Simulation and Applications,”
Edition, McGraw Hill, 1999.
[5]何中庸, “PLL頻率合成與鎖相電路設計,”全華科技圖書, 2001。
[6]蔡壽昌, “一個快速鎖頻之低jitter 鎖相迴路設計及自我內建測試探討,” 國立雲林科技大學, 2003年7月。
[7]National Semiconductor Application Note 1001, “An Analysis and Performance Evaluation of a Passive Filter Design Technique for Charge Pump PLL’s,” July 2001.
[8]Nelson Soo, “Jitter Measurement Techniques,” Application Brief, Pericom inc., 2000.
[9]M. Mansuri, D. Liu, and C. K. Yang, “Fast Frequency Acquisition Phase-Frequency Detectors for GSamples/s Phase-Lock Loops,” IEEE J. Solid-State Circuits, vol. 37, no. 10, pp. 1331-1334, Oct. 2002.
[10]K. H. Cheng, W. B. Yang, S. C. Kuo, “A dual-slope phase frequency detector and charge pump architecture to achieve fast locking of phase-locked loop,” Proceedings of the 2004 International Symposium on Circuits and Systems, 2004, vol.1, 23-26 May 2004, pp. 1 - 777-80.
[11]M. V. Paemel, “Analysis of a charge-pump PLL: a new model,” IEEE Transactions on Communications, vol. 42, pp. 2490 – 2498, July 1994.
[12]W. S. T. Yan, H.C. Luong, “A 900-MHz CMOS low-phase-noise voltage-controlled ring oscillator,” IEEE Transactions on Circuits and Systems, vol. 37, no. 2, pp. 216 – 221, Feb. 2001.

[13]C. Y. Yang, G. K. Dehng, J. M. Hsu, S. I. Liu, “New dynamic flip-flops for high-speed dual-modulus prescaler,” IEEE J. Solid-State Circuits, vol. 33, no. 10, pp. 1568 – 1571, Oct. 1998.
[14]陳柏成, “應用於IEEE 802.11 a 5 GHz U-NII Band之可變增益低雜訊放大器的
設計,” 中華大學電機工程研究所碩士論文, 2004年7月。
[15]賈穎鈞, “使用晶片上迴路濾波器之 900MHz 2V 13.62mW 互補式金氧半鎖相迴路,” 國立東華大學電機工程研究所碩士論文, 2003年7月。
[16]F. Centurelli, S. Costi, M, Olivieri, S. Pennisi, and A. Trifiletti, “Robust three-state PFD architecture with enhanced frequency acquisition capabilities,” Proceedings of the 2004 International Symposium on Circuits and Systems, vol. 4, 23-26 May 2004, pp. 812-15.
[17]R. C. Chang, L. C. Kuo, “A differential type CMOS phase frequency detector,” Proceedings of the Second IEEE Asia Pacific Conference on ASICs, 2000, 28-30 Aug. 2000, pp. 61 – 64.
[18]K. H. Cheng, T. H. Yao, S. Y. Jiang, and W. B. Yang, “A difference detector PFD for low jitter PLL,” The 8th IEEE International Conference on Electronics, Circuits and Systems, 2001, vol. 1, 2-5 Sept. 2001, pp. 43 – 46.
[19]G. B. Lee, P. K. Chan, L. Siek, “A CMOS phase frequency detector for charge pump phase-locked loop,” in Proc. 42nd Midwest Symposium on Circuits and Systems, 1999. vol. 2, 8-11 Aug. 1999, pp. 601 - 604 .
[20]C. P. Chou, Z. M. Lin, J. D. Chen, “A 3-ps dead-zone double-edge-checking phase-frequency-detector with 4.78 GHz operating frequencies,” in Proc. The 2004 IEEE Asia-Pacific Conference on Circuits and Systems, 2004, vol. 2, 6-9 Dec. 2004, pp. 937 - 940.
[21]R. F. Liu, Y. M. Li, and H. Y. Chen, “A Fully Symmetrical PFD for Fast Locking Low Jitter PLL,” Proceedings of 5th International Conference on ASIC, 2003, vol. 2, 21-24 Oct. 2003, pp. 725 - 727.
[22] B. Bahreyni, I. M. Filanovsky, C. Shafai, “A novel design for deadzone-less fast charge pump with low harmonic content at the output,” in Proc. The 2002 45th Midwest Symposium on Circuits and Systems, 2002, vol. 3, 4-7 Aug. 2002, pp 397-400.

[23]R. A. Baki, M. N. El-Gamal, “A new CMOS charge pump for low-voltage (1V) high-speed PLL applications,” Proceedings of the 2003 International Symposium on Circuits and Systems, 2003, vol. 1, 25-28 May 2003, pp. 657 - 660.
[24]Donald R. Stephens, “Phase-Locked Loops for Wireless Communications,” Edition, KAP, 2002.
[25]B. Terlemez, J. P. Uyemura, “The design of a differential CMOS charge pump for high performance phase-locked loops,” Proceedings of the 2004 International Symposium on Circuits and Systems, 2004, vol. 4, 23-26 May 2004, pp. IV - 561-4.
[26]H. J. Sung, K. S. Yoon, H. K. Min, “A 3.3 V high speed dual looped CMOS PLL with wide input locking range,” in Proc. IEEE 1998 Midwest Symposium on Circuits and Systems, 9-12 Aug. 1998, pp.476 – 479.
[27]T. C. Lee, B. Razavi, “A stabilization technique for phase-locked frequency synthesizers,” IEEE J. Solid-State Circuits, vol. 38, no. 6, pp. 888-894, June 2003.
[28]C. H. Kuo, Y. S. Shih, “A frequency synthesizer using two different delay feedbacks,” in Proc. IEEE International Symposium on Circuits and Systems, 2005, 23-26 May 2005, pp. 2799 – 2802.