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臺灣博碩士論文加值系統

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研究生:廖偉智
研究生(外文):Wei-Zhi Liao
論文名稱:應用於WiMAX之類比數位轉換器設計
論文名稱(外文):A 10 Bit 40MS/s Pipelined Analog-to-Digital Converter for WiMax Systems
指導教授:田慶誠田慶誠引用關係
指導教授(外文):Ching-Cheng Tien
學位類別:碩士
校院名稱:中華大學
系所名稱:電機工程學系碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2006
畢業學年度:94
語文別:中文
論文頁數:58
中文關鍵詞: 管線式 編碼器 解析度 比較器 暫存器
外文關鍵詞:ADCPipelined
相關次數:
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本論文設計取樣頻率為40MHz、解析度為10位元的類比數位轉換器,採用九級管線式的架構並且採用全差動式設計。在使用數位修正的技術下,第一級至第八級,每級輸出1.5位元,第九級則輸出完整的兩個位元。其中子電路有:前級取樣保持電路、八級MDAC電路、暫存器陣列、數位修正電路、時脈產生器電路以及應用於前八級的子類比數位轉器和用於第九級的子類比數位轉換器。其中子類比數位轉換器電路中的子電路有比較器和編碼器電路。
本論文所設計之類比數位轉換器處理信號的範圍為-1V到1V,工作電壓為3.3V,電路是以TSMC 1P6M 0.18um製程模擬設計完成。
This work describes an analog-to-digital converter which has 10 bit resolutions and 40MHz sampling rate. This analog-to-digital (ADC) converter is used nine-stage pipelined and fully differential structure. Because of the digital error correction is adopted in this ADC, the first eight stages output 1.5 bit at every pipelined stage and the nine stage output complete 2bit. This ADC consists of the sample-and-hold(S/H) circuit, eight MDAC circuits, register circuit, digital error correction circuit, clock generator circuit and two sub-ADC circuits. The sub-ADC circuit consists of comparators and coders.
The working range which this pipelined ADC can operate is -1V to 1V. This ADC is simulated by using TSMC 1P6M 0.18um process.
第一章 緒論
1-1 研究動機
1-2 論文概要
第二章 高速類比數位轉換器架構簡介與分析
2-1 類比數位轉換器的參數及特性
2-2 快閃式類比數位轉換器
2-3 兩階段式類比數位轉換器
2-4 管線式類比數位轉換器
2-5 數位修正技術原理
第三章 九階段管線式類比數位轉換器電路分析與設計
3-1 取樣保持電路(Sample and Hold circuit)
3-2 增益級/DAC/減法器(MDAC Circuit)
3-3 串疊摺疊式(folded-cascode)運算放大器
3-4 子類比數位轉換器(Sub-ADC Circuit)
3-5 暫存器
3-6 數位修正電路
第四章 類比數位轉換器模擬結果
4-1 取樣保持電路模擬
4-2 管線式類比數位轉換器靜態特性模擬
4-3 管線式類比數位轉換器動態特性模擬
第五章 結論
參考文獻
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