本論文主要目的是設計應用於IEEE 802.11a系統的10位元40MS/s CMOS管流式之省電型類比數位轉換器。首先，我們可以了解ADC大部分的功率消耗都是在OTA本身，降低OTA的功率消耗為我們重要設計的一環。接著將探討本論文的管流式類比數位轉換器，討論其架構和構成原件。這些規格的特性，分別滿足了IEEE 802.11a規範的要求。由於本論文採用連續型共模迴授電路、Bandgap Reference Circuit、數位錯誤修正技術，因此設計採用靈敏度較低的全差動式動態比較器，其最大優點為無靜態功率消耗及較佳抗雜訊能力，並以TSMC 0.18μm製程模擬完成。

This paper is on designing 10-bit, 40MS/s CMOS pipelined power-saving analog-to-digital converter applying to the system of IEEE 802.11a. Firstly, we know that most power consumption of ADC takes place at OTA itself, so decreasing the current consumption of OTA is the point of this design. Next, we are going to discuss the construction and the components of this pipelined ADC. Owing to using Continuous Common Mode Feedback, Bandgap Reference Circuit, and Digital-Error-Correction Technique, we design this ADC by using less-sensitive fully-differential dynamic comparator, the great merit of which is non-static power construction and better noise-immunity. OTA itself consumes 4.13046282mW which achieves simulating in the process of TSMC 0.18 μm.

致謝
首先要感謝指導教授田慶誠老師在這兩年來在學業上和論文上細心指導，在論文給了我許多的想法和空間，讓我明白在解決問題時，要找出重點和如何從一些結果當中解釋問題的所在、並解決問題，啟發了我對問題更有了許多不同層面的想法和經驗，這些經驗將會成為我以後面對問題時，最佳的分析方式。
其次，要感謝的是工研院的李國忠老師、吳文慶老師教導了混合訊號的專業知識和類比數位轉換器的設計觀念，尤其是國忠老師細心告訴我正確的知識和方向與面臨到問題，讓我獲益良多，老師的親切的態度，至今讓我還是影像深刻。在此還要感謝南台科技大學資訊工程學系的陳福坤老師，福坤老師是以前的啟蒙老師，以前他跟我說過接觸事物要以廣學的態度來面對，從中找到喜歡的事物，不要侷限於在某一個領域上，在此也謝謝他給我了許多論文中寶貴的建議、指導和鼓勵。
感謝研究室裡的俊貴學長、宗憲學長和同窗淑娟對我的照顧和幫忙，還有學弟峻維、梓嚴、佳豪，有了你們研究室才不會無聊和乏味。還有中興大學電機所博士班的張智翔、清華大學電子所博士班的盧峙丞學長、碩士班的高璿浩、交大電子所碩士班的黃永助在功課和論文上的研究和討論。還有禾訊數位(股)有限公司 研發處/資深軟體工程師 林世偉先生、全友電腦股份有限公司影像色彩研發中心 資深工程師 張奕棋先生、仁寶電腦股份有限公司 網路通訊事業中心高級工程師 蘇志偉先生，給我許多業界的建議和方向。還有科技管理所的廖人敬，在這兩年來跟我一起搞笑，帶來歡樂、給我了許多人生中寶貴的建議，謝謝你們還有我的好友。
最後，我要感謝自己的家人，總是在我背後默默的鼓勵我，還有許許多多我未提起的好友們，謝謝你們。
信凱
2006.8 風城
中文摘要
本論文主要目的是設計應用於IEEE 802.11a系統的10位元40MS/s CMOS管流式之省電型類比數位轉換器。首先，我們可以了解analog-to-digital converter (ADC)大部分的功率消耗都是在Operational Transduction Amplifier(OTA)本身，降低Operational Transduction Amplifier(OTA)的電流消耗為我們重要設計重點。接著將探討本論文的管流式類比數位轉換器，討論其架構和構成原件。由於本論文採用連續型共模迴授電路(Continuous Common Mode Feedback)、帶差參考電路(Bandgap Reference Circuit)、數位錯誤修正技術，因此設計採用靈敏度較低的全差動式動態比較器，其最大優點為無靜態功率消耗及較佳抗雜訊能力，Operational Transduction Amplifier(OTA)本身消耗4.13046282mW，並以TSMC 0.18μm製程模擬完成。














Abstract
This paper is on designing 10-bit, 40MS/s CMOS pipelined power-saving analog-to-digital converter applying to the system of IEEE 802.11a. Firstly, we know that most power consumption of ADC takes place at OTA itself, so decreasing the current consumption of OTA is the point of this design. Next, we are going to discuss the construction and the components of this pipelined ADC. Owing to using Continuous Common Mode Feedback, Bandgap Reference Circuit, and Digital-Error-Correction Technique, we design this ADC by using less-sensitive fully-differential dynamic comparator, the great merit of which is non-static power construction and better noise-immunity. OTA itself consumes 4.13046282mW which achieves simulating in the process of TSMC 0.18 μm.

















第一章 緒論.............................................................................1
1-1 研究動機與設計規格.......................................................................1
1-2 論文組織...........................................................................................6
第二章 類比數位轉換器簡介.................................................7
2-1 類比數位轉換器(ADC)的參數及特性……………………………8
2-2 快閃式類比數位轉換器...................................................................18
2-3 兩階段式類比數位轉換器...............................................................20
2-4 管線式類比數位轉換器...................................................................21
2-5 數位修正技術原理……………………..................................…….24
第三章 運算放大器設計.......................................................29
3-1 偏壓電路設計.................................................................................30
3-2 共模回授電路.................................................................................40
3-3 望遠鏡式(Telescopic)運算放大器.................................................41
3-4 串疊摺疊式(folded-cascode)運算放大器......................................43
3-5 兩級式(two-stage)運算放大器……………………………………………..44
3-6 運算放大器的規格訂定.................................................................47
3-7 運算放大器模擬結果.....................................................................53

第四章 管線式類比數位轉換器子電路設計..................64
4-1　取樣保持電路(S/H Circuit)............................................................64
4-2 增益級/DAC/減法器(MDAC Circuit) ..........................................73
4-3 子類比數位轉換器(Sub-ADC Circuit) .........................................77
4-3.1 應用於前八級之子類比數位轉換器..................................77
4-3.2 應用於第九級子類比數位轉換器......................................80
4-3.3 比較器設計..........................................................................81
4-3.4 子類比數位轉換器模擬結果..............................................90
4-4　 暫存器...........................................................................................91
4-5　 數位修正電路...............................................................................94
4-6 時脈產生器電路...........................................................................97
第五章 結論............................................................................
參考文獻....................................................................................



附圖目錄
圖1.1 整體ADC各區塊電路的能量消耗示意圖..................................1
圖1.2 直接降頻接收器架構圖.............................................................2
圖 2.1 各種架構解析度對取樣頻率之分佈圖…………….…………….8
圖2.2 類比數位轉換器的理想轉移函數..................................................10
圖2.3 增加-1/2 LSB偏移量的類比數位轉換器轉移函數……………………11
圖2.4 量化誤差和輸出碼的關係圖……………………………………………11
圖2.5 偏移誤差示意圖.......................................................................12
圖2.6 滿刻度誤差示意圖…………………….............................................12
圖2.7 差分非線性誤差 (DNL)………………………………………………13
圖2.8非線性誤差示意圖(INL)………………………………………………….14
圖2.9類比數位轉換器輸出碼的FFT轉換結果…………………………………15
圖2.10 訊號雜波比–訊號與雜訊基準的比較值………………………………16
圖2.11 FFT顯示的諧波失真………………………………………………………17
圖2.12 SFDR (Spurious-Free Dynamic Range)示意圖……………………………18
圖2.13 快閃式類比數位轉換器架構示意圖.......................................19
圖2.14 兩階段式類比數位轉換器架構示意圖.................................20
圖2.15 管流式類比數位轉換器操作示意圖.....................................21
圖2.16 管流式類比數位轉換器輸出延遲(latency)示意圖.............22
圖2.17 本論文管流式類比數位轉換器架構示意圖...........................23
圖2.18 本論文管流式類比數位轉換器時脈操作示意圖.................23
圖2.19 取樣保持電路偏移誤差示意圖...............................................24
圖2.20 取樣保持電路增益誤差示意圖...............................................25
圖2.21 子類比數位轉換器偏移誤差示意圖.......................................25
圖2.22 子類比數位轉換器增益誤差示意圖.......................................26
圖2.23 2位元轉移曲線示意圖............................................................27
圖2.24 1.5位元轉移曲線示意圖.........................................................28
圖3.1 寬振幅、疊接電流鏡示意圖...................................................30
圖3.2 為起始電路工作情況……………………………………………………33
圖3.3 與溫度無關之電壓的概念生成圖………………………………………36
圖3.4 觀念電路的實現...........................................................................37
圖3.5 寬振幅之偏壓電路………………………………………………………..38
圖3.6 帶差參考電路中放大器內部電路圖…………………………………….38
圖3.7 MB2電晶體的電流對溫度變化的作圖………………………………….39
圖3.8 節點n1電壓對溫度變化的作圖………………………………………..39
圖3.9 連續型式共模迥授電路………………………………………………….41
圖3.10 望遠鏡式(telescopic)運算放大器..........................................42
圖3.11 串疊摺疊式(folded-cascode)運算放大器..............................43
圖3.12 兩級式(two-stage)運算放大器…………………………………………45
圖3.13 兩級放大器小訊號示意圖………………………………………………46
圖3.14 前端取樣保持電路架構示意圖...............................................47
圖3.15 後級取樣保持電路架構示意圖.............................................48
圖3.16 步級響應之精確度示意圖.......................................................49
圖3.17 步級響應之穩定時間示意圖...............................................51
圖3.18 相位邊限與輸出電壓模式的關係圖......................................51
圖3.19 SHC的Hold mode在閉迴路的等效電路圖…………………………53
圖3.20 SHC的Hold mode在開迴路的等效電路圖…………………………53
圖3.21 為輸入阻抗等效電路圖……………………………………………….54
圖3.22 運算放大器低頻開迴路增益與相位邊限模擬結果…………………54
圖3.23 為溫度變化對增益和相位的作圖……………………………………55
圖3.24 模擬穩定時間電路示意圖……………………………………………56
圖3.25 正半週期穩定時間模擬結果圖………………………………………56
圖3.26 負半週期穩定時間模擬結果圖………………………………………56
圖3.27 運算放大器直流轉換曲線圖…………………………………………57
圖3.28 模擬CMRR的電路接法…………………………………………………58
圖3.29 CMRR的模擬結果………………………………………………………58
圖3.30模擬PSRR+的電路接法……………………………………………………59
圖3.31模擬PSRR+的模擬結果…………………………………………………..59
圖3.32 模擬PSRR-的電路接法…………………………………………………60
圖3.33 模擬PSRR-的模擬結果………………………………………………..60
圖3.34 Comm. in and Diff. out模擬做圖…………………………………61
圖3.35 Comm. in and Comm. out模擬做圖………………………………………61
圖3.36 Diff. in and Diff. out模擬做圖…………………………………………62
圖3.37 Diff. in and Comm. out模擬做圖…………………………………..62
圖4.1 取樣保持電路架構示意圖.......................................................65
圖4.2 取樣保持電路的時脈操作示意圖...........................................65
圖4.3 取樣模式示意圖.......................................................................66
圖4.4 保持模式示意圖.......................................................................67
圖4.5 保持模式之等效電路示意圖...................................................68
圖4.6 開啟電阻對輸入電壓之關係圖...............................................69
圖4.7 量化誤差來源圖.......................................................................70
圖4.8 量化誤差電壓示意圖...............................................................70
圖4.9 電容值與最大可達到解析度關係圖.......................................71
圖4.10 前端取樣電路傅立葉轉換模擬結果(Fin=1MHz)..................72
圖4.11 前端取樣電路傅立葉轉換模擬結果(Fin=8.3MHz)...............73
圖4.12 MDAC電路圖示意圖.............................................................74
圖4.13 MDAC電路取樣模式示意圖.................................................74
圖4.14 MDAC電路放大模式示意圖.................................................75
圖4.15 MDAC電路放大模式轉移函數操作圖..................................75
圖4.16 量測MDAC電路輸出流程示意圖.........................................77
圖4.17 前八級子類比數位轉換器.......................................................78
圖4.18 前八級子類比數位轉換器之編碼電路...................................79
圖4.19 第九級子類比數位轉換器.......................................................80
圖4.20 第九級子類比數位轉換器之編碼電路...................................80
圖4.21 全差動式動態比較器電路圖...................................................81
圖4.22 差動輸入1MHz弦波、比較器位準-0.25V模擬結果........84
圖4.23 差動輸入8.3MHz弦波、比較器位準-0.25V模擬結果.....84
圖4.24 差動輸入1MHz弦波、比較器位準0.25V模擬結果..........85
圖4.25 差動輸入8.3MHz弦波、比較器位準0.25V模擬結果.....85
圖4.26 差動輸入1MHz弦波、比較器位準-0.5V模擬結果..........86
圖4.27 差動輸入8.3MHz弦波、比較器位準-0.5V模擬結果........87
圖4.28 差動輸入1MHz弦波、比較器位準0V模擬結果..............
圖4.29 差動輸入8.3MHz弦波、比較器位準0V模擬結果................
圖4.30 差動輸入1MHz弦波、比較器位準0.5V模擬結果...............
圖4.31 差動輸入8.3MHz弦波、比較器位準0.5V模擬結果.............
圖4.32 前八級子類比數位轉換器模擬結果.....................................
圖4.33 第九級子類比數位轉換器模擬結果.....................................
圖4.34 暫存器陣列示意圖.................................................................
圖4.35 D型正緣觸發器示意圖.........................................................
圖4.36 暫存器陣列模擬圖.................................................................
圖4.37 用於數位修正電路之後暫存器陣列示意圖.........................
圖4.38 數位修正技術示意圖.............................................................
圖4.39 數位修正電路圖.....................................................................
圖4.40 半加器電路圖.........................................................................
圖4.41 半加器之模擬結果.................................................................
圖4.42 全加器電路圖.........................................................................
圖4.43 全加器電路模擬結果.............................................................
圖4.44 時脈產生器電路圖.................................................................
圖4.45 欲產生之操作時脈示意圖.....................................................
圖4.46 時脈產生器電路之模擬結果.................................................
圖4.47 非重疊時脈上升延遲時間模擬圖.........................................
圖4.48 非重疊時脈下降延遲時間模擬圖.........................................


附表目錄
表1.1 ADC規格參考和比較表..............................................................4
表3.1 運算放大器規格表...................................................................
表4.1 MDAC電路在放大模式下三種不同輸出..............................
表4.2 前八級子類比數位轉換器之編碼電路真值表.......................
表4.3 第九級子類比數位轉換器之編碼電路真值表.......................
表4.4 半加器電路之真值表...............................................................
表4.5 全加器電路之真值表...............................................................

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