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臺灣博碩士論文加值系統

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研究生:周維駿
研究生(外文):Wei-Chun Chou
論文名稱:應用於OC-12SONET之622Mb/s時脈與資料回復電路
論文名稱(外文):A 622Mb/s Clock and Data Recovery for OC-12 SONET Applications
指導教授:陳淳杰
指導教授(外文):Chun-Chieh Chen
學位類別:碩士
校院名稱:中原大學
系所名稱:電子工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2006
畢業學年度:94
語文別:中文
論文頁數:70
中文關鍵詞:電荷幫浦壓控振盪器相位偵測器時脈與資料回復器鎖相迴路
外文關鍵詞:Charge PumpPhase DetectorPhase Locked LoopClock and Data RecoveryVoltage Controlled Oscillator
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本論文主題在於設計一個應用在SONET OC-12 光纖網路通訊系統之622Mb/s時脈與資料回復器(Clock and Data Recovery Circuit)。此時脈與資料回復器主要是以鎖相迴路為基礎架構。其功能為從傳輸資料中回復所對應之時脈,並且利用此時脈重新對資料作取樣動作,達到資料與時脈同步效果。
本論文內容可分為五個章節,第一章為介紹時脈與資料回復器之應用背景,第二章則說明時脈與資料回復器所採取架構與適用於偵測隨機資料之各種相位偵測器。而第三章為探討系統設計考量,透過建立系統行為模型,與系統行為模擬,可以快速了解整體時脈與資料回復器之暫態特性,並且藉此可以迅速決定各項系統參數。而於第四章各區塊電路將被詳細探討,並且都以台灣積體電路製造公司(TSMC)之0.35μm 2P4M製程模擬完成。模擬結果顯示出時脈與資料回復器於供應電壓3V之下消耗功率為36mW,而均方根與峰對峰抖動值分別為12.4ps與59.7ps。最後,第五章為本論文之結論與未來展望。
The goal of this thesis is to design a 622Mb/s Clock and Data Recovery (CDR) Circuit for SONET OC-12 optical networks. The CDR circuit is based on the structure of Phase Locked Loop (PLL).And, The function of the CDR circuit is to recover the clock information which is embedded into incoming data and resynchronize it with the incoming data.
This thesis could be divided into five chapters. Chapter 1 is introduction. The architecture of CDR and several phase detectors for random data is described in Chapter 2. Chapter 3 discusses the system consideration and the loop behavior model. From the behavior simulation, the CDR transient characteristic can be observed quickly. Thus, the parameters on the CDR can be evaluated as soon as possible. In Chapter 4, each blocks of the CDR circuit are discussed in detail. The Circuits were simulated with TSMC 0.35μm 2p4m CMOS process. Simulation results show that the CDR circuit consumes 36mW from a 3V supply voltage. The rms and peak-to-peak jitter of the output clock are 12.4ps and 59.7ps, respectively. Finally, the conclusion and future work are presented in Chapter 5.
目錄

摘要 I
ABSTRACT II
誌謝 III
目錄 IV
圖目錄 VIII
表目錄 XIII
第一章 導論 1
1-1研究動機 1
1-2光纖通訊系統簡介 1
1-3論文章節 3
第二章 時脈與資料回復電路架構 4
2-1時脈與資料回復電路之基本原理 4
2-1-1 資料格式 5
2-1-2 偽隨機二進制序列資料產生器之基本原理 6
2-2 時脈與資料回復電路之基本架構 7
2-2-1 相位偵測器基本原理 8
2-2-2電荷幫浦基本原理 8
2-2-3 低通濾波器 9
2-2-4 壓控振盪器 10
2-3 適用於時脈與資料回復器之相位偵測器 13
2-3-1 哈吉 (Hogge) 相位偵測器 18
2-3-2 亞歷山大相位偵測器 21
2-3-3 半速相位偵測器 24
2-4 抖動 29
第三章 系統設計與行為模擬 30
3-1 系統設計考量 30
3-1-1 閉迴路系統 30
3-1-2 鎖相迴路之線性模型 32
3-1-3 時脈與資料回復器系統設計 37
3-2 系統行為模擬 38
3-2-1 偽隨機二進制序列資料產生器行為模型 38
3-2-2 哈吉相位偵測器行為模型 39
3-2-3 電荷幫浦與壓控振盪器行為模型 40
3-2-4 時脈與資料回復器行為模型 41
第四章 時脈與資料回復器電路設計 43
4-1 系統架構 43
4-2 偽隨機二進制序列資料產生器 44
4-2-1 TSPC架構之D型正反器 45
4-2-2 偽隨機二進制序列資料產生器模擬結果 46
4-3 哈吉相位偵測器 47
4-3-1 電流式邏輯閘 48
4-3-2 哈吉相位偵測器實際電路與模擬結果 53
4-4 電荷幫浦 55
4-4-1 電荷幫浦電路設計考量(I) 56
4-4-2 電荷幫浦電路設計考量(II) 57
4-4-3 電荷幫浦實際電路與模擬結果 59
4-5 壓控振盪器 60
4-5-1 偏壓產生器 62
4-6 低通濾波器 64
4-6-1 預充電路 64
4-7 時脈與資料回復器模擬結果 65
第五章 結論與未來展望 67
5-1 結論 67
5-2 未來展望 68
第六章 參考文獻 69


圖目錄

圖 1. 1光纖通訊系統收發器示意圖 2
圖 2. 1時脈與資料回復器之任務 4
圖 2.2對充滿雜訊資料最佳取樣 5
圖 2.3不歸零資料 5
圖 2.4 (a)線性回授移位暫存器 (b)狀態表 7
圖 2.5一般時脈與資料回復器架構 8
圖 2.6 (a)電荷幫浦示意圖 (b)充、放電之電壓與電流波形 9
圖 2.7 二階低通濾波器 10
圖 2.8 壓控振盪器輸入電壓與輸出頻率之特性曲線 11
圖 2.9 LC-tank 振盪器 12
圖 2.10單端式環形振盪器 13
圖 2.11差動式環形振盪器 13
圖 2.12 傳統鎖相迴路之相位偵測器 13
圖 2.13 XOR邏輯閘當作相位偵測器之問題一 14
圖 2.14 XOR邏輯閘當作相位偵測器之問題二 15
圖 2.15邊緣偵測器 15
圖 2. 16邊緣偵測器時序圖 16
圖 2.17簡單型之相位偵測器 17
圖 2.18 (a) 輸出結果一 (b) 輸出結果二 17
圖 2.19 (a) 哈吉相位偵測器電路 (b) 哈吉相位偵測器輸出波形 19
圖 2.20 實際正反器造成ΔT延遲時間 19
圖 2. 21 哈吉相位偵測器加上ΔT延遲器 20
圖 2.22 哈吉相位偵測器之相位鎖住情況 21
圖 2.23 (a) 亞歷山大相位偵測器 (b) 三點取樣波形 21
圖 2.24 由三個取樣點判斷時脈相位領先或落後 22
圖 2.25 (a)時脈落後於資料之輸出 (b)時脈領先於資料之輸出 23
圖 2.26 Bang-Bang相位偵測器特性曲線圖 24
圖 2.27 時脈正、負邊緣對資料作相位偵測 25
圖 2.28 (a)簡單半速形式相位偵測器 (b)輸出波形 26
圖 2.29 完整半速形式相位偵測器 26
圖 2.30 半速形式相位偵測器輸出波形 27
圖 2.31 對稱性互斥或閘與修正電荷幫浦 27
圖 2.32 (a) Bang-Bang類型之半速相位偵測器(b)加入90°相位差脈波 28
圖 2.33 週期抖動訊號 29
圖 3.1理想的閉迴路系統 30
圖 3.2 迴路增益之波德圖 32
圖 3.3 鎖相迴路之線性模型 33
圖 3.4 PFD/CP 之特性曲線圖 33
圖 3.5 開迴路轉移函數波德圖 36
圖 3.6 偽隨機二進制序列資料產生器之行為模型 39
圖 3.7 哈吉相位偵測器之行為模型 39
圖 3.8 電荷幫浦之行為模型 40
圖 3.9 壓控振盪器之行為模型 41
圖 3.10 時脈與資料回復器之行為模型 41
圖 3.11 壓控振盪器之輸出頻率行為模擬結果 42
圖 3.12 時脈與資料回復器之開迴路波德圖 42
圖 4.1 時脈與資料回復器系統架構 43
圖 4.2 整體系統架構 44
圖 4.3 偽隨機二進制序列資料產生器 45
圖 4.4 TSPC架構之D型正反器電路 46
圖 4.5偽隨機二進制序列資料產生器模擬結果 46
圖 4.6 哈吉相位偵測器 47
圖 4.7 哈吉相位偵測器加上ΔT延遲器 47
圖 4.8 靜態邏輯閘與電流式邏輯閘之電壓擺幅 49
圖 4.9 電流式邏輯閘形式之緩衝器/反相器電路 49
圖 4.10 電流式互斥或閘電路 50
圖 4.11 電流式互斥或閘電路行為 51
圖 4.12 Master/Slave形式之D型正反器 51
圖 4.13 電流式D型閂鎖器電路 52
圖 4.14 電流式D型正反器 53
圖 4.15 擁有單端輸出之電流式互斥或閘 54
圖 4.16 完整哈吉相位偵測器電路 54
圖 4.17 完整哈吉相位偵測器模擬結果 55
圖 4.18 傳統電荷幫浦電路 55
圖 4.19 (a)寬擺幅電流鏡 (b) I-V特性曲線 56
圖 4.20 開關關閉時之電荷注入電容C 57
圖 4.21 時脈匯通效應 58
圖 4.22 開關置於電晶體之源極位置 58
圖 4.23 寬擺幅電荷幫浦 59
圖 4.24 寬擺幅電荷幫浦模擬結果 59
圖 4.25 壓控振盪器 60
圖 4.26 壓控振盪器之延遲元件 60
圖 4.27 對稱性負載I/V特性曲線 61
圖 4.28 偏壓產生器電路 62
圖 4.29 偏壓電路之輸出結果 63
圖 4.30 壓控振盪器之V/F特性曲線 63
圖 4.31偏壓產生器+壓控振盪器之V/F特性曲線 63
圖 4.32 二階低通濾波器 64
圖 4.33 預充電路 64
圖 4.34 回復時脈與資料波形圖 65
圖 4.35 回復時脈之眼圖 66


表目錄

表 1.1 SONET/SDH通訊傳輸速度規格 3
表 3.1 與相位邊限之關係 38
表 3.2 時脈與資料回復器之參數表 42
表 4.1 時脈與資料回復器模擬結果 66
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QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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