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研究生:巫昇達
研究生(外文):Sheng-Da Wu
論文名稱:脈波寬度數位轉換器
論文名稱(外文):Cycle Time to Digital Converter
指導教授:黃弘一
指導教授(外文):Hong-Yi Huang
學位類別:碩士
校院名稱:輔仁大學
系所名稱:電子工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2006
畢業學年度:94
語文別:中文
論文頁數:78
外文關鍵詞:CDCTDCDLL
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在這篇論文中,高解析度高轉換率的兩級脈波寬度數位轉換器(Cycle Time to Digital Converter)在此提出。在此電路中主要包含多相位偵測器(Multi-Phase Sampler)與游標尺延遲線偵測器(Vernier Delay Line Sampler)的連接與非同步的讀出電路。利用延遲鎖相迴路(Delay Locked Loop)提高電路的穩定度,使解析度不會受到製程(Process)、電壓(Voltage)與溫度(Temperature)變化的影響。在雙重鎖相迴路(Dual DLL)提供穩定的電壓下,脈波寬度數位轉換器的動態範圍為8 bits且在解析度為23ps時可以達到83.3MEvents/sec的轉換率(Conversion Rate)。而微分非線性誤差(Differential Nonlinearity)為± 0.34 LSB (23ps)與積分非線性誤差(Integral Nonlinearity)為± 0.33 LSB。晶片的製作是利用台積電CMOS 0.18-um製程所製作,整個晶片的面積總共1185 1165 um2,電路工作電壓為1.8-V,總共的功率消耗為87.7-mW。
In this work, a high resolution and high conversion rate two-level cycle time to digital converter circuit is presented. The technique is based on a multi-phase sampler and Vernier delay line (VDL) sampler used in conjunction with a synchronous read-out circuitry. The delay-locked loop (DLL) is used to stabilize the resolution against process, voltage, and temperature (PVT) variations and ambient condition. The CDC contains 8 bits dynamic range, achieves 83.3 MEvents/sec conversion rate and 23-ps resolution, stabilized by the Dual DLL. The differential nonlinearity (DNL) is less than ± 0.34 LSB (23 ps). The integral nonlinearity (INL) is ± 0.33 LSB. A test chip is design and fabricated in 0.18um CMOS single-poly six-metal process. The area is 1185 1165 um2. It consumes – 87.7-mW at 1.8V.
中文摘要 i
英文摘要 ii
誌謝 iii
目錄 iv
表目錄 vi
圖目錄 vii

第一章 導論 1
1.1 研究動機與目的 1
1.2 設計考量 1
1.3 論文組織 2

第二章時間數位轉換器先前技術探討 3
2.1 簡介 3
2.2 時間轉換電壓之時間數位轉換器 3
2.3 雙斜率之時間數位轉換器 4
2.4 延遲線為基礎之時間數位轉換器 5
2.5 脈衝縮減元件之時間數位轉換器 7
2.6 游標尺延遲線之時間數位轉換器 8
2.7 單級游標尺元件之時間數位轉換器 10
2.8 兩級游標尺延遲線之時間數位轉換器 12
2.9 結論與結果比較 17

第三章 脈波寬度數位轉換器 19
3.1 前言 19
3.2 脈波寬度數位轉換器架構 19
3.3 雙重延遲鎖相迴路 21
3.4 相位頻率檢測器 25
3.5 充放電幫浦 28
3.6 偏壓電 31
3.7 低通濾波器 35
3.8 延遲元件之設36
3.9 環形排列多相位偵測器 37
3.10 正負緣偵測器 42
3.11 游標尺偵測器 44
3.12 編碼電路 45
3.13 脈波寬度數位轉換器電路模擬 49

第四章 晶片佈局與晶片量測 57
4.1 脈波寬度數位轉換器電路佈局 57
4.1.1 相位頻率檢測器佈局 58
4.1.2 充放電幫浦與低通濾波器 60
4.1.3 電壓控制延遲線 62
4.1.4 雙重延遲鎖相迴路 63
4.1.5 多相位偵測器 64
4.1.6 游標尺偵測器 66
4.1.7 編碼電路 67
4.2 晶片佈局後模擬結果分析 69
4.2.1 角落驗證 69
4.2.2 預計規格表 69
4.3 晶片量測 70
4.3.1 測試考量 70
4.3.2 量測結果 73

第五章 總結與未來研究方向 74
5.1 總結 74
5.2 未來研究方向 74
參考文獻 75
簡歷 78
[1]Nissinen J., Palojarvi P., Kostamovaara J, “A CMOS receiver for a pulsed time-of-flight laser rangefinder,” ESSCIRC Conf., pp. 325-328, Sept. 2003.

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[9]Poki Chen; Shenz-Iuan Liu; Jingshown Wu, “A Low Power High Accuracy CMOS Time-to-Digital Converter,” IEEE International Symp. Vol. 1, pp. 9-12, June 1997.


[10]Poki Chen, Shen-Iuan Liu, “A cyclic CMOS time-to-digital converter with deep sub-nanosecond resolution,” IEEE Custom integrated Circuits Conf. pp. 605-608, May 1999.

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