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研究生:塗俊達
研究生(外文):TuChun-Da
論文名稱:以SiGe製程實現新型負微分電阻元件與應用積體電路之設計
論文名稱(外文):Design and Fabrication of New-Type Negative Differential Resistance Devices and Applied Integrated Circuits by SiGe Process
指導教授:甘廣宙
指導教授(外文):Kwang-Jow Gan
學位類別:碩士
校院名稱:崑山科技大學
系所名稱:電子工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2006
畢業學年度:94
論文頁數:94
中文關鍵詞:負微分電阻元件共振穿透二極體
外文關鍵詞:ResonaNegative Differential Resistance Devices
相關次數:
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一般學界所謂的負微分電阻元件(Negative Differential Resistance, NDR),指的是共振穿透二極體(RTD),它是以化合物半導體製作而成,如砷化鎵(GaAs)、磷化銦(InP)材料製作,其材料有高電子移動率等優點。目前負微分電阻元件,已被應用於一些電路設計上。
我們藉由適當設計MOS元件的寬度、長度參數(Width / Length),並控制其雙端電源電壓的大小,我們可得到不同的峰值(peak)與谷值(valley)的電流-電壓特性曲線,所以此元件具有極廣大範圍的調變特性,對於其應用電路的設計與開發,深具研究價值。而此元件最大的優點在於,我們可與國家晶片系統設計中心(CIC)所提供的製程相配合,能使此負微分電阻元件與應用電路相整合於同一矽(Silicon)晶片上,達到積體電路化(IC)與系統晶片化(SoC)的目標。
藉由上述我們利用負微分電阻元件設計出邏輯閘電路、振盪器電路、倍頻器與除頻器電路及離散時間細胞式類神經網路電路。
Comparing to conventional NDR device such as resonant-tunneling-diode (RTD) device, it is fabricated by the technique of compound semiconductor. However in our work, the NDR device is consisted of three NMOS and one PMOS devices, so we can fabricate this device by the standard CMOS process.
The multiple-peak NDR devices provide a good opportunity to implement functional circuit, for multiple-valued logic and memory application, with reduced complexity. Numerous applications create the multiple-peak I-V characteristics with two or more NDR devices connected in series. Therefore, we had fabricated the two-peak and three-peak MOS-NDR devices by the standard 0.35μm CMOS process.
So, we have designed Logic circuit, Oscillator, Frequency Multiplier, Frequency Divider and DT-CNN by using Negative Differential Resistance.
中文摘要--------------------i
英文摘要----------------ii
誌謝-------------------iii
目錄----------------------------iv
圖目錄--------------------------vii
表目錄-------------------------------xiii
符號說明----------------------------xiv
第一章 簡介
1-1 大綱---------------------------------1
1-2 負微分電阻背景介紹------------------------1
1-3 負微分電阻電路之簡介----------------------2
1-4以R-BJT-NDR與MOS-BJT-NDR邏輯閘電路設計-----4
1-5 壓控震盪器電路簡介----------------------4
1-6 信號處理簡介--------------------------4
1-7 CNN簡介--------------------------5
第二章 元件理論分析與模擬結果
2-1 負微分電阻元件電路動作原理分析--------6
2-2 負微分電阻元件以H-SPICE軟體模擬及參數調變分析------10
2-3 負微分電阻元件頻率響應模擬結果-----------17

2-4 負微分電阻元件峰值電流調變----------19
2-5 IC下線之量測結果------------------------21
第三章 邏輯閘電路設計
3-1 單穩態-雙穩態傳輸邏輯閘理論(MOBILE)------23
3-2 使用R-BJT-NDR元件設計邏輯閘電路-----------25
3-2.1 反相器電路設計---------------------25
3-2.2 利用R-BJT-NDR元件設計四位元邏輯閘電路----26
3-3 使用MOS-BJT-NDR元件設計四位元邏輯閘電路----29
3-4 量測結果------------32
3-4.1 反向器量測-----32
3-4.2 利用R-BJT-NDR元件設計四位元邏輯閘電路之量測---34
第四章 壓控振盪器電路
4-1 以MOS-BJT-NDR元件設計低付nverter電路------37
4-2 壓控振盪器電路設計架構一-----------37
4-3 壓控振盪器電路設計架構二---------40
4-4 量測結果------------------------------44
4-5 結論與討論-----------------------------49
第五章 訊號處理
5-1 以R-BJT-NDR與MOS-BJT-NDR元件設計多峰值特性曲線--50
5-1.1 R-BJT-NDR元件參數設計----------------50
5-1.2 以R-BJT-NDR元件串聯設計多峰值特性曲線----53
5-1.3 以MOS-BJT-NDR元件並聯設計多峰值特性曲線--------53
5-1.4以MOS-BJT-NDR元件串聯設計多峰值特性曲線---------55
5-2 倍頻器電路設計----------------------------59
5-3 除頻器電路設計----------------------------60
5-3.1 渾沌現象-------------------------60
5-3.2 除頻器電路操作原理-------------------60
5-3.3 負微分電阻元件設計-------------------62
5-3.4 除頻器電路模擬結果-------------63
5-4 量測結果-----------------------------66
第六章 以MOS-BJT-NDR元件模擬CNN電路架構
6-1 細胞式類神經網路演進-----------------------71
6-2 基本觀念介紹---------------------------72
6-3 利用MOS-BJT-NDR元件設計離散時間細胞式類神經網路基本電路-----------------------------73
6-4 3×3離散時間細胞式類神經網路(DT-CNN)電路設計-----------75
6-5 5×5離散時間細胞式類神經網路(DT-CNN)電路設計-----------77
6-6 結論與討論---------------------------88
第七章 結論與未來展望
7-1 結論--------------------------------89
7-2 未來展望----------------------------90
圖1-1 N型MOS-BJT-NDR元件I-V特性曲線------2
圖1-2 Λ型MOS-BJT-NDR元件I-V特性曲線-------3
圖1-3 MOS-BJT-NDR元件及其等效電路圖符號--------3
圖1-4 由NDR-INV組成壓控振盪器電路------4
圖2-1 MOS-BJT-NDR元件及其等效電路符號------6
圖2-2 N型MOS-BJT-NDR元件電流-電壓特性曲線-------7
圖2-3 Λ型MOS-BJT-NDR元件及其等效電路符號-------9
圖2-4 N型BJT-NDR元件及其等效電路符號--------10
圖2-5 調變mn1的寬度之模擬結果----------11
圖2-6 調變mn2的寬度之模擬結果---------11
圖2-7 調變mp4的寬度之模擬結果-------------12
圖2-8 調變Vgg之模擬結果----------------12
圖2-9 調變mn1的寬度值之模擬結果----------13
圖2-10 調變mn2的寬度值之模擬結果---------13
圖2-11 mn1改為bjt時調變mn2的寬度值所得到的模擬結果------14
圖2-12 調變mn1的寬度之模擬結果---------15
圖2-13 調變mn3的寬度之模擬結果---------------15
圖2-14 BJT-NDR元件架構圖-------------16
圖2-15 BJT-NDR的電壓-電流特性曲線-------16
圖2-16 BJT-NDR Vgg調變之電壓-電流特性曲線----17
圖2-17 頻率響應模擬MOS-BJT-NDR在10MHz下特性曲線------18
圖2-18 頻率響應模擬MOS-BJT-NDR在100MHz下特性曲線-----18
圖2-19 頻率響應模擬MOS-BJT-NDR在500MHz下特性曲線-----18
圖2-20 頻率響應模擬MOS-BJT-NDR在1GHz下特性曲線-------19
圖2-21 頻率響應模擬MOS-BJT-NDR在2GHz下特性曲線---------19
圖2-22 MOS-BJT-NDR元件並聯一個N通道MOS電路示意圖-----20
圖2-23 NDR與NMOS電壓-電流分析------------20
圖2-24 NDR與NMOS相加之電壓-電流特性曲線分析----------------21
圖2-25 調變Vgg模擬結果------------------------21
圖2-26 調變Vgg量測結果------------------------21
圖2-27 調變mn1模擬結果------------------------22
圖2-28 調變mn1量測結果------------------------22
圖2-29 調變mn2模擬結果------------------------22
圖2-30 調變mn2量測結果------------------------22
圖3-1 當Vs小於2Vp時的特性曲線圖示意圖---------------23
圖3-2 當Vs等於2Vp時的特性曲線圖示意圖---------------24
圖3-3 當Vs大於2Vp時的特性曲線圖示意圖---------------24
圖3-4 由R-BJT-NDR元件設計反相器邏輯閘電路--------------25
圖3-5 反向器之負載線分析圖-------------------------26
圖3-6 R-BJT-NDR元件設計反向器模擬輸出圖-----------------26
圖3-7 MOS-BJT-NDR元件與NMOS元件組成之邏輯閘---------27
圖3-8 利用R-BJT-NDR元件設計NOR閘之負載線分析圖--------27
圖3-9 NOR閘之輸出波形-------------------------28
圖3-10 利用R-BJT-NDR元件設計NAND閘之負載線分析圖-------28
圖3-11 NAND閘之輸出波形----------------29圖3-12 MOS-BJT-NDR元件與NMOS元件組成之邏輯閘-------30
圖3-13 利用MOS-BJT-NDR元件設計NOR閘之負載線分析圖----30
圖3-14 NOR閘之輸出波形------------------------31
圖3-15 利用MOS-BJT-NDR元件設計NAND閘之負載線分析圖--31
圖3-16 NAND閘之輸出波形-----------------------32
圖3-17 R-BJT-NDR電壓-電流特性曲線-------------32
圖3-18 NMOS電壓-電流特性曲線--------------33
圖3-19 反相器之負載線分析-------33
圖3-20 R-BJT-NDR元件設計反向器量測輸出圖------33
圖3-21 NOR閘之負載線分析-------------34
圖3-22 NAND閘之負載線分析-----------35
圖3-23 R-BJT-NDR元件設計四位元NOR閘量測輸出圖-------------35
圖3-24 R-BJT-NDR元件設計四位元NAND閘量測輸出圖-----------36
圖4-1 MOS-BJT-NDR-INV之架構--------37
圖4-2 輸出波形---------37
圖4-3 架構一之電路圖----------38
圖4-4 輸入電壓為1.6v之輸出波形-----------39
圖4-5 架構一之頻率與電壓相對圖---------39
圖4-6 架構一之傅立葉快速轉換圖------------40
圖4-7 電壓與必v消耗相對圖-------40
圖4-8 架構二之電路圖-------41
圖4-9 輸入電壓為2v之輸出波形-------------42
圖4-10 架構二之頻率與電壓相對圖-------------42
圖4-11 架構二之傅立葉快速轉換圖---------43
圖4-12 電壓與必v消耗相對圖----------------------------------------------43
圖4-13 架構一輸入2.3v時輸出波形51.95MHz------44
圖4-14架構一輸入2.9v時輸出波形97.59MHz-----44
圖4-15架構一輸入3v時輸出波形103.5MHz------45
圖4-16 架構一之FFT圖------------------------45
圖4-17 架構一電壓與頻率相對圖----------46
圖4-18架構二輸入2.3v時輸出波形56.14MHz--------46
圖4-19架構二輸入2.7v時輸出波形98.73MHz------47
圖4-20架構二輸入2.8v時輸出波形113.6MHz------47
圖4-21架構二輸入3v時輸出波形123.2MHz------48
圖4-22 架構二之FFT圖------------48
圖4-23 架構二電壓與頻率相對圖--------49
圖5-1 R-BJT-NDR電路架構-----50
圖5-2 R-BJT-NDR電壓-電流特性曲線------51
圖5-3 調變R1電阻值之R-BJT-NDR電壓-電流特性曲線------------52
圖5-4 調變R2電阻值之R-BJT-NDR電壓-電流特性曲線------------52
圖5-5 調變R3電阻值之R-BJT-NDR電壓-電流特性曲線------------52
圖5-6 R-BJT-NDR元件串聯架構電路圖-------53
圖5-7 MOS-BJT-NDR多峰值電路------54
圖5-8 使用MOS-BJT-NDR元件並聯電壓-電流特性曲線------------54
圖5-9 調變mn7參數之MOS-BJT-NDR多峰值元件電壓-電流特性曲線-------------55
圖5-10 MOS-BJT-NDR元件電流-電壓特性分段曲線圖----------------55
圖5-11 以負載線分析法分析串聯兩組相同的MOS-BJT-NDR元件--56
圖5-12 以負載線分析法所得到的雙峰值MOS-BJT-NDR特性曲線--57
圖5-13 兩組相同MOS-BJT-NDR元件串聯電路圖--57
圖5-14 兩組相同MOS-BJT-NDR元件串聯模擬之電流-電壓特性曲線--------------------------58
圖5-15 將Vgg電壓改變後之電流-電壓特性曲線-----58
圖5-16 倍頻器電路-------59
圖5-17 利用並聯多峰值元件模擬三倍頻輸出結果----59
圖5-18 除頻器電路------------61
圖5-19 R-BJT-NDR元件電路---------62
圖5-20 R-BJT-NDR元件I-V特性曲線---------62
圖5-21 除頻器除二之結果--------63
圖5-22 除頻器除三之結果----63
圖5-23 Chaos現象----------64
圖5-24 輸入頻率(MHz)與除頻倍數之關係圖-------64
圖5-25 除頻器除二之結果--------65
圖5-26 除頻器除三之結果------65
圖5-27 輸入偏壓(V)與除頻器倍數之關係-------65
圖5-28 除頻器除四之結果-----65
圖5-29 輸入方波之結果------66
圖5-30 輸入三角波之結果----66
圖5-31倍頻器電路----------67
圖5-32 多峰值R-BJT-NDR元件電路--------67
圖5-33電流-電壓特性曲線-------67
圖5-34 三倍頻之量測結果-----68
圖5-35 多峰值MOS-BJT-NDR元件架構圖---------68
圖5-36 電流-電壓特性曲線------69
圖5-37 三倍頻之量測結果-------69
圖5-38 輸入為正弦波之三倍頻量測結果--------70
圖6-1 細胞式類神經網路發展流程圖--------72
圖6-2 CNN基本架構---------72
圖6-3 MOS-BJT-NDR Inverter電路架構--------74
圖6-4 MOS-BJT-NDR INV 負載線分析-----74
圖6-5 MOS-BJT-NDR模擬輸入輸出結果-------75
圖6-6 3×3離散時間細胞式類神經網路架構圖-------75
圖6-7 3×3離散時間細胞式類神經網路模擬圖-----76
圖6-8 3×3離散時間細胞式類神經網路模擬圖------76
圖6-9 3×3離散時間細胞式類神經網路模擬圖----77
圖6-10 5×5離散時間細胞式類神經網路架構圖-----78
圖6-11 使用SPICE軟體所模擬出狀態”1”之輸出結果--------79
圖6-12 使用SPICE軟體所模擬出狀態”2”之輸出結果------80
圖6-13 使用SPICE軟體所模擬出狀態”3”之輸出結果-------81
圖6-14 使用SPICE軟體所模擬出狀態”4”之輸出結果----82
圖6-15 使用SPICE軟體所模擬出狀態”5”之輸出結果-----83
圖6-16 使用SPICE軟體所模擬出狀態”6”之輸出結果----84
圖6-17 使用SPICE軟體所模擬出狀態”7”之輸出結果----85
圖6-18 使用SPICE軟體所模擬出狀態”8”之輸出結果------86
圖6-19 使用SPICE軟體所模擬出狀態”9”之輸出結果-----87
表2-1 N型MOS-BJT-NDR各電晶體狀態----8
表2-2 N型BJT-NDR各電晶體狀態---------10
表5-1 調整R-BJT-NDR元件R1參數-------51
表5-2 調整R-BJT-NDR元件R2參數---52
表5-3 調整R-BJT-NDR元件R3參數---52
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