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研究生:許敦智
研究生(外文):Tun-Chih Hsu
論文名稱:0.18μm互補式金氧半導體高頻壓控振盪器與鎖相迴路設計
論文名稱(外文):0.18μm CMOS High Frequency Voltage-Controlled Oscillator and Phase-Locked Loop Design
指導教授:鍾世忠鍾世忠引用關係
指導教授(外文):Shyh-Jong Chung
學位類別:碩士
校院名稱:國立交通大學
系所名稱:電信工程系所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2006
畢業學年度:94
語文別:中文
論文頁數:88
中文關鍵詞:壓控振盪器鎖相迴路
外文關鍵詞:Voltage-Controlled OscillatorPhase-Locked Loop
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本論文分為壓控振盪器與鎖相迴路兩個部份。利用TSMC 0.18μm RF CMOS製程完成可應用於UWB系統之高頻壓控振盪器與鎖相迴路電路設計。
第一部份設計兩種不同電路特性的正交輸出壓控振盪器;第一種振盪器採用的電路架構為互補式交錯耦合對,量測結果頻率可調範圍為6.1GHz~6.5GHz,相位雜訊@1MHz offset為 -110dBc/Hz,功率消耗14.4mW,輸出功率約-17dBm。第二種振盪器採用的設計方法為電流再利用方式降低一般正交輸出壓控振盪器耗功率的缺點,量測結果頻率可調範圍為6.4GHz~6.7GHz,功率消耗為6.8mW,相位雜訊@1MHz offset為-106dBc/Hz,輸出功率約-11dBm。
第二部份設計兩種可應用於UWB系統之鎖相迴路。鎖相迴路輸出頻率為7.92GHz與3.96GHz且有一組互為正交的I/Q訊號:第一種電路第一級採用的除頻器為主樸式偶合閘(CML divider)電路,優點在於有良好的正交輸出信號特性,不過缺點是功率消耗大,整個迴路模擬結果功率消耗為13.5mW,其中第一級除頻器就佔了9.9mW。第二種鎖相迴路採用的第一級除頻器為真單相時脈(TSPC divider),其優點在於低功率消耗,不過輸出信號的正交特性跟輸入信號有關,整個迴路模擬結果功率消耗為6.8mW。
The thesis consists of two part: voltage-controlled oscillator(VCO) and phase-locked loop(PLL). Utilize TSMC 0.18μm RF CMOS Technology to be made high-frequency voltage-controlled oscillator and phase-locked loop which can be applied to UWB system.
The first part designs two kinds of quadrature VCOs(QVCOs) which have different circuit characteristics. The first kind of QVCO adopts complementary cross-coupled pair. The measured tunning range is 6.1GHz~6.5GHz, phase noise is -110dBc/Hz at 1MHz offset , power consumption is 14.4mW, and output power is -17dBm under 1.8V supply. The second kind of QVCO adopts current-reuse topology. The measured tuning range is 6.4GHz~6.7GHz, phase noise is -106 dBc/Hz at 1MHz offset, power consumption is 6.8mW, and output power is -11dBm under 1.4V supply.
The second part designs two kinds of PLLs that can be applied to UWB system. PLLs output frequency is 7.92GHz and 3.96GHz, including I/Q signals. The first kind of PLL adopts current mode logic(CML) divider at the 1st stage divider. Its avantage is perfect I/Q signal output but power consumption is large. The whole loop simulated power dissipation is 13.5mW, which CML divider is 9.9mW. The second kind of PLL uses a true single phase clock(TSPC) divider at 1st stage divider. Its advantage is low power consumption but output signal I/Q characteristic depends on its input signals. The whole loop simulated power dissipation is 6.8mW.
中文摘要...................................................................................................................Ⅰ
英文摘要……………………………………………………………………….......Ⅱ
誌謝............................................................................................................................Ⅲ
目錄............................................................................................................................Ⅳ
表目錄.......................................................................................................................Ⅵ
圖目錄.......................................................................................................................Ⅶ
第一章 緒論……………………………………………………………………….1
1-1 UWB概述………………………………………………………………………...1
1-2 研究動機………………………………………………………………………….2
1-3 研究方法………………………………………………………………………….3
1-4 研究成果………………………………………………………………………….3
1-5 章節概述………………………………………………………………………….4
第二章 相位雜訊…………………………………………………………………5
2-1相位雜訊的定義………………………………………………………………….5
2-2相位雜訊對通訊系統的影響…………………………………………………….6
2-3振盪器的相位雜訊……………………………………………………………….6
2-4鎖相迴路的相位雜訊…………………………………………………………....14
第三章 正交輸出壓控振盪器………………………………………………..22
3-1壓控振盪器理論基礎及設計方法………………………………………………22
3-1-1重要規格參數……………………………………………………………...22
3-1-2 CMOS壓控振盪器架構…………………………………………………..26
3-2正交輸出方法……………………………………………………………………29
3-3低相位雜訊正交輸出壓控振盪器設計…………………………………………31
3-3-1設計方法…………………………………………………………………...31
3-3-2模擬結果…………………………………………………………………...34
3-3-3量測結果…………………………………………………………………...36
3-3-4討論………………………………………………………………………...38
3-4低功率電流再利用正交輸出壓控振盪器設計…………………………………38
3-4-1設計方法…………………………………………………………………...38
3-4-2模擬結果…………………………………………………………………...40
3-4-3量測結果…………………………………………………………………...42
3-4-4討論………………………………………………………………………...44
第四章 應用於UWB系統之鎖相迴路…………..…………………………45
4-1鎖相迴路架構與基本原理………………………………………………………45
4-1-1鎖相迴路的分類…………………………………………………………...45
4-1-2鎖相迴路原理……………………………………………………………...45
4-1-2-1壓控振盪器(Voltage-Controlled Oscillator)概論………….............46
4-1-2-2除頻器(Frequency Divider)……………………….…..……………47
4-1-2-3相位頻率偵測器( Phase Frequency Detector, PFD).....………..….48
4-1-2-4電流泵(Charge Pump)與迴路濾波器(Loop Filter)…………..........49
4-2鎖相迴路設計…………………………………………………………………...51
4-2-1正交輸出壓控振盪器………..……………………………………………52
4-2-2除頻器……………………………………………………………………..53
4-2-3頻率相位頻率檢測器……………………………………………………..55
4-2-4電流泵……………………………………………………………………..57
4-2-5迴路濾波器………………………………………………………………..59
4-2-6其他設計考量……………………………………………………………..59
4-2-7模擬結果………………………………………………………………......62
4-2-8討論…………………………………………………………………...…...71
4-3鎖相迴路設計……………………………………………………………...……72
4-3-1除頻器……………………………………………………………...……...73
4-3-2電流泵……………………………………………………………...……...74
4-3-3其他設計考量……………………………………………………...……...75
4-3-4模擬結果…………………………………………………………...……...75
4-3-5討論………………………………………………………………...……...84
第五章 結論………………………………………………………………………86
參考文獻...................................................................................................................87
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