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臺灣博碩士論文加值系統

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研究生:田旭清
研究生(外文):Hsu-Ching Tien
論文名稱:自我時序系統高階合成
論文名稱(外文):High-Level Synthesis for Self-Timed System
指導教授:楊榮林楊榮林引用關係
指導教授(外文):Jung-Lin Yang
學位類別:碩士
校院名稱:南台科技大學
系所名稱:電子工程系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2006
畢業學年度:94
語文別:中文
論文頁數:72
中文關鍵詞:高階合成硬體描述語言可程式邏輯元件延伸式爆發模式通道層交握層
外文關鍵詞:High-levelsynthesisasynchronous circuitHDLprogrammable logicsextended-burst modechannel levelhandshaking level
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非同步數位系統(asynchronous systems)發展至今已有數十年之久。雖然該類型設計早已經被證明有低功率損耗(low power)、高強健性(robustness)、易於模組化(modularization)、離散且極微的電磁波干擾(EMI)產生源,並因不使用總體時脈(global clock)為協同機制,而避開了所有因時脈所引發的設計問題。但由於非同步設計工具的不完善、設計工程師的嚴重匱乏、及電路設計流程(design flow)的過於繁雜,導致非同步系統的應用層面遠不及同步系統廣泛。

除此之外,就設計流程所需的合成工具而言,高階合成(high-level synthesis)工具的不完整,不但影響了設計流程的流暢,更造成設計人員的基礎訓練不易。所以本論文提出一非同步高階合成工具,令非同步電路設計工程師可以用通道層(channel- level)硬體描述語言(HDL)來撰寫幾近演算法層(algorithmic level)的行為模式描述(behavioral description),再由我們所設計的合成工具將其轉譯成一組可由FPGA來驗證的HDL語法,並透過延伸式爆發模式(Extended Bust-Mode, XBM)控制器及傳統FPGA的合成工具將所產生的HDL描述合成為可下載至FPGA實驗板上測試的系統。

本論文將使用通道層(channel-level) HDL描述作為開發非同步系統雛型的主要設計工具,並搭配由美國猶他大學(University of Utah) Chris J. Myers博士領導團隊所開發的通道層套件庫(channel package),來完成非同步系統雛型的模擬與驗證(simulation and verification),再由我們所開發的工具來完成後段的實作合成–通道層至可合成(synthesizable)的四相資料包裹式交握層描述。此一設計工具,可令設計工程師在不需考慮複雜的底層通訊協定(communication protocol) 及其對應的電路實作,亦可輕易的以所熟悉的HDL來設計並實現非同步系统。
The existence of self-timed systems has been developed for years. Although this type of design methodology has already been proven low-power, highly-robust, easy to modularization, discrete and tiny EMI source, it avoids inductive problems such as global clock adoption. Also, since the design tools for the asynchronous system are not well-organized, most of designed engineers lack of knowledge in manipulation of the complex asynchronous design flows. In summary, this is why asynchronous circuit design is unable to dominate over the synchronous.

In addition, incompleteness of the high-level synthesis tool will lead to scheduling problem of the design flow, and engineer training program. Therefore, we propose a concise high-level synthesis tool which allows asynchronous designers to implement the HDL in the algorithmic-level-like behavioral description, and a way of verifying the translated language itself on the FPGA. We are capable of downloading HDL that contains extended burst-mode controller and the HDL generated by the traditional FPGA synthesis tool onto the development board for the test.

This paper uses channel-level HDL as the prototype of the asynchronous circuit development and incorporate the channel packages developed by Dr. Chris J. Myers of the University of Utah for the purpose of simulation and verification based on the back-end synthesizable tool for 4-phase bundled-data handshaking description. This tool allows circuit designers to realize the self-timed system in the familiar manner with known HDL programming by ignoring the complicated communication protocol and its corresponding circuit behavior.
摘要 iv
英文摘要 v
誌謝 vi
目次 vii
表目錄 x
圖目錄 xi
第一章 諸論 1
1.1 研究動機與目的 1
1.2 合成工具設計流程 2
1.2.1 語法導向設計流程 3
1.2.2 邏輯導向設計流程 4
1.3 自我時序系統設計流程 4
第二章 背景研究 8
2.1 同步與非同步系統 8
2.2 通道模型與通訊協定 10
2.3 交握模型與通訊協定 12
2.3.1 二相資料包裹通訊協定 13
2.3.2 四相資料包裹通訊協定 15
2.3.3 四相雙軌式系統 16
2.3.4 二相雙軌式系統 17
2.4 非同步有限狀態機 18
2.4.1 爆發模式狀態 18
2.4.2 延伸式爆發模式狀態機 19
2.4.3 非同步狀態機的實現 19
2.5 非同步電路延遲假設模型 23
2.5.1 延遲遲鈍 24
2.5.2 準延遲遲鈍 24
2.5.3 速度獨立 24
2.5.4 自我時序 24
2.6 各種非同步設計風格 25
2.6.1 微管線 25
2.6.2 資料流 26
2.7 相關非同步合成工具研究 29
2.7.1 BALSA 30
2.7.2 VERISYN 32
第三章 自我時序系統設計 36
3.1 通道層至交握層的轉譯 36
3.1.1 電路描述規格 36
3.1.2 通道連結類型 37
3.1.2.1 S2R與R2S通道層電路 38
3.1.2.2 2S2R通道層電路 38
3.1.2.3 S22R通道層電路 40
3.1.3 通道層到交握層的轉譯 – Ch2Hs 41
3.1.4 通道連結類型的交握層實現 44
3.1.4.1 S2R與R2S交握層電路 44
3.1.4.2 2S2R交握層電路 45
3.1.4.3 S22R交握層電路 46
3.2 分割非同步控制器與自我時序資料路徑元件 47
3.3 非同步控制器合成 49
3.3.1 XBM狀態機類型 49
3.3.2 控制器最佳化 51
3.3.3 Guard_or 描述控制器的實現 54
3.4 自我時序資料路徑元件合成 57
3.4.1 自我時序資料路徑電路模組 57
3.4.2 延遲元件的實現 58
3.4.3 非同步乘法器設計流程 61
3.4.4 資料路徑最佳化 62
3.5 測試與模擬結果 63
3.5.1 精簡型非同步測試器 64
3.5.2 模擬結果 66
第四章 結論 69
參考文獻 70

--表目錄--
表3.1 控制器最佳化前與最佳化後模擬結果 68

--圖目錄--
圖1.1 語法導向設計流程 3
圖1.2 邏輯導向設計流程 4
圖1.3 自我時序系統設計流程 7
圖2.1 同步系統架構 8
圖2.2 非同步系統架構 8
圖2.3 同步管線 9
圖2.4 非同步管線 10
圖2.5 傳送者與接收者通道模型 11
圖2.6 傳送者與接收者通道層電路行為描述 11
圖2.7 資料包裹協定 13
圖2.8 雙軌編碼協定 13
圖2.9 二相式資料包裹協定電路架構 14
圖2.10 二相式資料包裹通訊協定 14
圖2.11 交握層二相式VHDL描述 14
圖2.12 四相式資料包裹通訊協定 15
圖2.13 交握層四相式VHDL描述 16
圖2.14 四相雙軌式系統通訊協定 17
圖2.15 二相雙軌式系統通訊協定 18
圖2.16 同步有限狀態機 18
圖2.17 非同步有限狀態機 18
圖2.18 3D狀態機 20
圖2.19 非同步狀態機的狀態轉移 21
圖2.20 XBM狀態機描述 21
圖2.21 積之和方程組 21
圖2.22 通用型C元件方程組 21
圖2.23 積之和硬體電路 22
圖2.24 通用型C元件硬體電路 23
圖2.25 電路延遲模型 24
圖2.26 微管線化事件控制模組 26
圖2.27 栓鎖器 28
圖2.28 資料流管線系統 28
圖2.29 3階資料流管線環 28
圖2.30 4階資料流管線環 28
圖2.31 資料流元件 29
圖2.32 GCD電路Balsa描述 30
圖2.33 GCD交握電路 31
圖2.34 VERISYN工具設計流程 33
圖2.35 GCD電路Verilog描述 34
圖2.36 資料路徑電路 34
圖2.37 控制器電路 34
圖3.1 通道連結類型 37
圖3.2 S2R通道層架構 38
圖3.3 R2S通道層架構 38
圖3.4 2S2R通道連結方式 39
圖3.6 2S2R時間分析圖 40
圖3.7 快速通道與慢速通道時間分析圖 40
圖3.8 S22R通道連接方式 41
圖3.9 S22R時間分析圖 41
圖3.10 Channel_Inf表格 42
圖3.11 send(…)轉譯後結果 42
圖3.12 receive(…)轉譯後結果 42
圖3.13 probe(…)轉譯後結果 43
圖3.14 CL2HL轉譯演算法 44
圖3.15 S2R交握層電路 45
圖3.16 R2RS交握層電路 45
圖3.17 2S2R交握層電路 45
圖3.18 S22R交握層電路 47
圖3.19 XBM狀態機描述 47
圖3.20 非同步RSA電路架構 48
圖3.21 資料路徑與控制器分離結果 48
圖3.22 XBM狀態機類型 50
圖3.23 4相式交握通訊協定 51
圖3.24 訊號重組 52
圖3.25 訊號重組前 52
圖3.26 訊號重組後 53
圖3.27 8位元加法器中間格式狀態 53
圖3.28 8位元加法器重組前XBM狀態機 54
圖3.29 8位元加法器重組後XBM狀態機 54
圖3.30 JOIN電路交握層描述 55
圖3.31 XBM狀態機 56
圖3.32 控制器電路 56
圖3.33 自我時序資料路徑電路模組 58
圖3.34 傳統型反閘鏈 59
圖3.35 快速重置型反閘鏈 59
圖3.36 反閘鏈效能分析 60
圖3.37 重置時間對系統的影響 60
圖3.38 改良型反閘鏈 60
圖3.39 反閘數目計算方法 61
圖3.40 非同步乘法器電路架構 61
圖3.41 非同步乘法器設計流程 62
圖3.42 單運算式和多運算式分離結果 63
圖3.43 FPGA電路架構圖 65
圖3.44 通道層GCD電路架構 66
圖3.45 通道層GCD電路描述 66
圖3.46 通道層模擬結果 66
圖3.47 交握層GCD電路描述 67
圖3.48 交握層模擬結果 67
圖3.49 FPGA模擬結果 68
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