臺灣博碩士論文加值系統

隨著科技的日新月異，設計者由創新架構或製程技術等方面，朝向設計高效能、低耗能與小面積的產品邁進，因此本論文選擇設計一顆MIPS32 ISA處理器為研究方向。在傳統的處理器設計中，為了提高處理器的效能，均朝向著加深管線數與指令平行化方向著手；相較於此，本論文更感興趣的是，如何在如此複雜的數位設計中，控管所有的控制訊號，使之不致於造成處理器執行結果上的錯誤。本論文以有限狀態機方法，設計處理器中控制單元，以解決複雜電路中，控制訊號帶給設計者的不便之處，並且加上協同處理器(Coprocessor 0) 處理中斷例外狀況，使處理器的功能更加完善
此外，本論文使用三套軟體工具ModelSim、Debussy與nLint做功能驗證及語法錯誤的檢查，並在Simulation Model與ARM Integrator進行在軟硬體共同驗證環境與FPGA功能驗證。最後利用Synopsys Design Compiler，以TSMC 0.13μm製程合成，並取得效能、功率與面積分析數據，完成整個Cell-Based Design Flow。
最後我們比較本論文之設計、先前所設計之MIPS R2000與MIPS32處理器，在同一工具與製程條件下，比 MIPS R2000處理器之功率上減少了12%，面積減少7%；比MIPS32 ISA處理器功率上減少了33%，面積減少了35%。由此可知此一處理器設計方式在可有效的降低處理器面積與與消耗功率。

With the rapid growth in technology, designers create the high performance, low power and small area products by innovating the architecture and improving the process technology. In the traditional processor design, designers usually increase the pipeline stages or enlarge instruction parallel parallelism to improve the processor performance. Different from traditional design, we make most effort to handle the complex control signals of modern processor. Therefore, in this thesis, we design a MIPS32 ISA processor and design a control unit in this processor by using finite state machine methodology. In order to make the processor more integrity, a system control processor, called Coprocessor 0, was attachs to the processor to deal with interrupts and excaptions.
In this thesis, we adopt ModelSim, Debussy and nLint to check the syntax error and verify the functional correction. Than we proceed to the FPGA functional verification in the software and hardware coverification environment by using simulation model and ARM Integrator. Finally, we use a synthesis tool, Design Compiler, to synthesize tho processor under TSMC 0.13μm technology, and get the results of performance, power and area.
Finally we compare the results of three processors, MIPS32 ISA processor with finite state machine, a MIPS R2000 processor and a traditional MIPS32 processor. Compare to MIPS R2000, we can observe that our design can reduce 12% power consumption and decrease the use of area by 7%. Compare the traditional MIPS32 ISA processor, we observe that the proposed processor reduce 33% power consumption and decrease the use of area by 35%. Accordly, our MIPS32 ISA processor with finite state machine can efficient achieves the target of small area and low power.

目錄
摘要 I
Abstract II
誌謝 III
目錄 IV
圖目錄 VI
表格目錄 VII
第一章 緒論 1
1.1研究動機與目的 1
1.2研究架構 2
第二章 相關研究 3
2.1 RISC與CISC處理器簡介 3
2.2 MIPS32架構 5
2.2.1 MIPS32 演進 5
2.2.2 MIPS32指令集 6
2.3 FSM 10
2.4 協處理器0 13
第三章 MIPS設計流程與實作 17
3.1 管線 17
3.2 IF stage 20
3.2.1 PC 20
3.2.2 Instruction Memory 20
3.2.3 Branch Prediction Unit 20
3.3 ID stage 23
3.3.1 Register File 23
3.3.2 Control Unit 24
3.3.3 Hazard Detection Unit 37
3.3.4 Coprocessor 0 39
3.4 EX stage 44
3.4.1 ALU 44
3.4.2 Forwarding Unit 46
3.5 MEM stage 48
3.6 WB stage 51
第四章 驗證流程與結果分析 53
4.1軟體模擬驗證 54
4.2ARM Intergator驗證 59
4.3結果分析 63
第五章 結論 65
參考文獻 66
附錄A MIPS ISA (NO Floating Point Unit) 67
附錄B Show the format of Coprocessor0 Registers 73
附錄C Bubble Sort 測試指令 76
附錄D 九九乘法表測試指令 81
附錄E 矩陣乘法測試指令 82
附錄F Design compiler 相關數據 84

圖目錄
FIGURE1.1 效能成長率 1
FIGURE2.1 有限狀態機之狀態圖 11
FIGURE2.2 LOW POWER DESIGN ARE MADE VERY EARLY IN THE DESIGN FLOW 12
FIGURE3.1 典型管線結構 18
FIGURE3.2 DEBUSSY完整展示本論文設計MIPS32 ISA架構 19
FIGURE3.3 論文的MIPS32 ISA DATA PATH 19
FIGURE3.4 兩位元分支預測有限狀態 22
FIGURE3.5 簡易的有限狀態機架構圖與演算法 25
FIGURE3.6 控制單元外部有限狀態機流程圖 26
FIGURE3.7 DEBUSSY展示設計之控制單元組架構圖 27
FIGURE3.8 R-TYPE 控制單元之有限狀態機 30
FIGURE3.9 控制單元在R-TYPE地狀態轉移狀況 31
FIGURE3.10 I-TYPE 控制單元之有限狀態機 34
FIGURE3.11 控制單元在I-TYPE地狀態轉移狀況 35
FIGURE3.12 J-TYPE 控制單元之有限狀態機 36
FIGURE3.13 利用暫停機制處理控制危障 38
FIGURE3.14 除法器演算法 45
FIGURE3.15 8位元BARREL SHIFTER架構圖 46
FIGURE3.16 MIPS CPU 架構圖中FORWARDING UNIT處理機制 47
FIGURE3.17 LWL指令進行LITTLE ENDIAN 資料轉換 48
FIGURE3.18 LWR指令進行LITTLE ENDIAN 資料轉換 49
FIGURE3.19 SWL指令進行LITTLE ENDIAN 資料轉換 49
FIGURE3.20 SWR指令進行LITTLE ENDIAN 資料轉換 50
FIGURE3.21 MIPS CPU 架構圖中MEM STAGE處理機 50
FIGURE3.22 MIPS32 ISA DATA PATH 52
FIGURE4.1 軟硬體平台共同設計與驗證流程 53
FIGURE4.2 NLINT工具對我們設計作的語法檢測 54
FIGURE4.3 軟體功能驗證架構圖 55
FIGURE4.4 MIPS32 CPU測試BUBBLE SORT 排序前資料 56
FIGURE4.5 MIPS32 CPU測試BUBBLE SORT排序後資料 56
FIGURE4.6 MIPS32 CPU測試九九乘法表演算法 57
FIGURE4.7 MIPS32 CPU測試矩陣乘法指令 58
FIGURE4.8 VON NEUMANN 架構設計圖 59
FIGURE4.9 發展環境簡述 60
FIGURE4.10 測試環境架構 60
FIGURE4.11 ARM INTEGRATOR 之BUBBLE SORT測試結果 61
FIGURE4.12 ARM INTEGRATOR 之99乘法表測試結果 62
FIGURE4.13 ARM INTEGRATOR 99矩陣乘法測試結果 62
FIGURE4.14 MIPS32 ISA(無浮點運算器)LAYOU圖 64

表格目錄
TABLE2.1 RISC 與 CISC結構之比較 4
TABLE2.2 MIPS結構系列 5
TABLE2.3 MIPS32 ARCHITECTURE FOR PROGRAMMERS 指令分類 6
TABLE2.4 有限狀態機之狀態表格 10
TABLE2.5 常見MIPS CPU控制暫存器(不包括MMU) 14
TABLE2.6 MIPS CPU的RPID值 15
TABLE3.1 暫存器組功能 23
TABLE3.2 COPROCESSOR 0 REGISTER 40
TABLE3.3 中斷模式 42
TABLE3.4 中斷相容模式的需求 42
TABLE4.1 效能、面積與功率在TSMC .13ΜM TECH DC合成後的比較 63

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