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臺灣博碩士論文加值系統

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研究生:黃寶興
研究生(外文):Pao-Hsing Huang
論文名稱:動態隨機存取記憶體測試實務與測試時間最佳化技術之研究
論文名稱(外文):Test Time Reduction Techniques for Dynamic Random Access Memories
指導教授:呂學坤
指導教授(外文):Shyue-Kung Lu
學位類別:碩士
校院名稱:輔仁大學
系所名稱:電子工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2007
畢業學年度:95
語文別:中文
論文頁數:48
中文關鍵詞:測試演算法故障模型故障涵蓋率
外文關鍵詞:Test AlgorithmFault ModelFault Coverage
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在整個半導體市場中,記憶體所佔比重約為 30%,而動態隨機存取記憶體 (Dynamic Random Access Memory; DRAM) 在所有記憶體的比重中又佔了約40~50% 的比例。由於資訊需求及半導體製程技術的快速發展, DRAM 總位元數成長比例也逐年倍增;在總位元數成長之下 DRAM 的測試時間也隨之增長;然而記憶體所需的測試時間增長也代表成本的增加。本文將 DRAM 的測試演算法從實務上做一個詳細的探討,從建立 DRAM 故障模型 (Fault Model) 來了解 DRAM 在不同的缺陷中所表現出來的行為模式為何;接著了解測試演算法與故障模型之間的關係,最後運用演算法錯誤累積量分析、重覆性及可取代性分析技術來進行 DRAM 測試時間之降低,實驗的結果顯示測試時間節省約17.1%,且在不影響故障涵蓋率及良率的情況下有效的降低測試時間及成本。
With the rapid progress of DRAM manufacturing technology, the capacity of DRAM’s keeps growing significantly. This in turn increases the test time and therefore the test cost. In order to alleviate this problem, test time reduction for DRAMs should be dealt with. This paper provides a deep discussion from several aspects of this important topic. The relationships between the fault models and physical defects of DRAMs are discussed. Thereafter, the fault detection abilities of different memory test algorithms are analyzed. In order to reduce test time, three steps are adopted fault accumulation, test algorithm reduction, and seeking for alternate test algorithms. According to experimental results, 17.1% of the total DRAM test time can be reduced effectively without reducing fault coverage and fabrication yield.
中文摘要............................i
英文摘要............................ii
誌謝..............................iii
目錄..............................iv
表目錄.............................vi
圖目錄.............................vii
第一章 緒論..........................1
1.1 電腦與 DRAM.....................1
1.2 研究動機....................... 2
1.3 論文綱要....................... 3
第二章 DRAM 故障模型.................... 4
2.1 DRAM 的缺陷型態...................4
2.2 DRAM 的故障模型...................8
第三章 DRAM 測試演算法................... 10
3.1 DRAM 常用的測試方法.................10
3.1.1 DRAM Cell Matrix................ 10
3.1.2 Stress and Algorithm................10
3.1.3 Algorithm Stresses ................11
3.1.4 Non-Algorithm Stresses ..............13
3.2 DRAM 測試流程....................14
3.3 Hard Fail測試 (Basic Function Test) ............16
3.4 Soft Fail測試 .....................18
3.4.1 Wafer Level Burn-in 測試 .............19
3.4.2 DC Generator 測試 ................20
3.4.3 記憶保持能力測試 (Retention Time) ........21
3.4.4 電容極板漏電測試 ................22
3.4.5 DRAM 時脈能力測試...............23
3.4.6 Signal Margin 測試 ...............24
3.4.7 CB 漏電測試與BL 漏電測試 ...........26
3.4.8 閘極高壓漏電能力測試 ..............28
3.4.9 WL耦合能力測試 ................28
3.4.10 接合漏電 (Junction Leak)測試 ..........30
3.4.11 閘極通道漏電(Channel Leak)測試 .........31
3.4.12 通道寫入能力測試................32
3.5 測試演算法與故障涵蓋率 ................33
第四章 測試時間最佳化.....................35
4.1 測試時間最佳化的方法 .................35
4.1.1 Removing Redundant Test Items ...........35
4.1.2 Merging Test Patterns ...............36
4.1.2 Develop New Test Patterns .............37
4.2 演算法錯誤累積量分析 .................37
4.2.1 Algorithm stress 錯誤累積量分析 ..........37
4.2.2 Data Background Stress 錯誤累積量分析 ......38
4.3 演算法重覆性及可取代性分析 ..............40
第五章 實驗結果........................43
5.1 故障涵蓋率實驗數據與比較結果 .............43
5.2 CP Yield 和 FT Yield 的實驗結果 ............45
第六章 結論..........................47
參考文獻............................48
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