臺灣博碩士論文加值系統

本論文主要先利用可規劃陣列邏輯晶片(FPGA)設計與合成GSM中頻通道分離器（Digital Channelizer）系統。我們利用polyphase演算法設計通道分離器並驗證使用polyphase演算法。我們也將看到數位通道分離器能使用單一類比數位轉換器將資料數位化及將各通道精確的分離。
在硬體架構上，數位通道分離器主要由濾波器與IFFT組成。本論文首先利用兩位元平行離散架構演算法(2-bits Parallel Distributed Arithmetic Algorithm)來設計FIR濾波器。兩位元平行離散架構演算法的特色就是以查表的方式取代複雜且消耗面積與時間的乘法器，且平行處理可減少處理時間與節省空間。本論文使用Radix-2 DIF FFT演算法來設計IFFT以減少乘法器的使用。我們將所有訊號完全平行處理以降低處理頻率。
最後用數位硬體描述語言Verilog，完成硬體的RTL 設計。再利用Precision RTL及Modelsim 發展軟體作電路的合成(Logic Synthesis)與功能模擬，並將其結果與數學方程式推導利用MATLAB程式模擬結果比較結果，以驗證其可行性與完成數位通道分離器（Digital Channelizer）系統之設計與合成。

The focus of this thesis is how to use the FPGA to design and synthesize the GSM IF channelizer. We apply polyphase algorithm to design channelizer . And ,we will show that channelizer can digitize data with single wide-band ADC and individualize channels exactly .
In the hardware structure ,the channelizer is composed of the FIR filters and the IFFT. First of this thesis, We use 2-bits Parallel Distributed Arithmetic Algorithm to design the FIR filter, because the 2-bits Parallel Distributed Arithmetic Algorithm uses the LUT(look up table) to replace the complicated multipliers. That method can reduce the processing time and save the area. Then ,we use Raxix-2 DIF FFT Algorithm to design the IFFT . The Raxix-2 DIF FFT Algorithm can reduce the number of the multipliers. we use parallel processing in each signal to reduce processing frequency.
We adopt hardware description language‘Verilog’ for RTL design, and apply Precision RTL and Modelsim development software to accomplish logic synthesis and simulation. Then , we use MATLAB program to compare with the mathematic derived equations and Modelsim program simulation result. Finally ,we prove its feasibility and complete the GSM IF channelizer design.

目 錄

摘要 i
Abstract ii
圖目 iii
表目 v
目錄 vi

第一章 緒論 1
1.1 無線通訊系統介紹 1
1.2 軟體無線電簡介 2
1.3 研究動機與目的 4
1.4 研究方法及步驟 5
第二章 軟體無線電中頻降頻技術 6
2.1數位中頻降頻技術 6
2.2 Multirate Channelizer數位中頻降頻技術 7
2.2.1 Polyphase 7
2.2.2 Filter banks 10
2.2.3 Channelizer 12
第三章 Multirate Channelizer系統設計 16
3.1 Decimator 16
3.2 FIR filter 17
3.2.1 係數設計 17
3.2.2 Distributed Arithmetic Algorithm 23
3.2.3 2-bits Parallel Distributed Arithmetic Algorithm 25
3.3 IFFT 27
3.3.1 Redix-2 演算法 27
3.3.2 Butterfly 31
3.3.3 Booth 乘法器 31
第四章 Multirate Channelizer數位中頻降頻硬體模擬 33
4.1 DA FIR Filter 硬體實現與模擬 33
4.1.1 2-bits Parallel Distributed Arithmetic FIR Filter 電路圖 33
4.1.2 2-bits Parallel Distributed Arithmetic FIR Filter模擬結果 35
4.2 Polyphase硬體實現與模擬 37
4.2.1 Polyphase電路圖 37
4.2.2 Polyphase模擬結果 38
4.3 IFFT 硬體實現與模擬 41
4.3.1 IFFT電路圖 41
4.3.2 IFFT模擬結果 42
4.4 Channelizer硬體實現與模擬 48
4.4.1 Channelizer電路圖 48
4.4.2 Channelize模擬結果 49
4.5 硬體實現面積及效能 54
第五章 結論 57
參考文獻 58

參考文獻
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