跳到主要內容

臺灣博碩士論文加值系統

(3.236.68.118) 您好!臺灣時間:2021/07/31 19:07
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果 :::

詳目顯示

我願授權國圖
: 
twitterline
研究生:洪祥豪
研究生(外文):Xinag-hao Hong
論文名稱:快速鎖定時脈與資料回復電路架構設計
論文名稱(外文):Design of Fast Lock Clock and Data Recovery Architecture
指導教授:游 竹
指導教授(外文):Chu Yu
學位類別:碩士
校院名稱:國立宜蘭大學
系所名稱:電子工程學系碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2007
畢業學年度:95
語文別:中文
論文頁數:49
中文關鍵詞:時脈與資料回復電路
外文關鍵詞:clock and data
相關次數:
  • 被引用被引用:0
  • 點閱點閱:123
  • 評分評分:
  • 下載下載:0
  • 收藏至我的研究室書目清單書目收藏:0
資料與時脈回復器(Clock and Data Recovery)的應用相當廣泛,如光纖通訊。然而傳統的電路架構設計,其電壓控制震盪器(VCO)電路皆受到多個迴路的控制,因此容易受到相互的干擾而失去信號鎖定或增加鎖定的時間。為了改善上述的困擾,本論文所提出的一個新型的「時脈與資料回復電路」架構,我們的設計觀念仍是先鎖定頻率後,再尋求相位鎖定,但與先前架構不同的是鎖頻迴路不受鎖相迴路的控制,因此避免兩者不同目的的電路相互干擾。另外,在本論文中,我們利用MATLAB Simulink 的模擬環境下,建立一資料與時脈回復器的模擬系統,以快速取得所設計的系統之暫態響應情形。
Clock and Data Recovery (CDR) is widely applicable to data communications, such as optical fiber communications. However, the voltage control oscillator (VCO) used in the conventional CDR architecture is controlled by the outputs of multiple loops. This facility will suffer from some interference each other, thus easily losing signal lock or increasing lock time. In order to improve the above issue, we propose a novel CDR architecture. The concept of our design still locks the frequency first, and then aligns the clock phase. Therefore, the VCO used in our design is only controlled by the frequency error of the frequency-lock loop, which avoids both circuits of different purposes to take place some interference each other. In addition, in this thesis we apply MATLAB Simulink tools to build a simulation environment for designing a CDR system, so as to fast gain the transient response of our design.
目錄
摘要 I
ABSTRACT II
目錄 III
圖表目錄 V
第一章 緒論 1
1.1背景與動機 1
1.2目的 1
第二章 鎖相迴路架構 3
2.1簡介 3
2.1.1相位頻率偵測器 3
2.1.2 充電泵與迴路濾波器 6
2.1.3電壓控制振盪器 9
2.2鎖相迴路的迴路分析 10
2.3 雜訊分析 14
2.3.1輸入的雜訊 14
2.3.2 電壓控制振盪器的雜訊 16
2.4 不歸零資料(NON-RETURN-ZERO)與抖動(JITTER)介紹 17
2.4.1 不歸零的資料 18
2.4.2 抖動(Jitter) 18
第三章 資料回復的電路系統與架構 21
3.1時脈資料回復電路架構 21
3.2 HOGGE相位偵測器之分析 23
3.3充電泵鎖相迴路設計 29
3.3.1使用二階低通濾波器的整數型鎖相迴路 29
3.3.2使用三階低通濾波器的整數型鎖相迴路 31
3.4隨機二位元資料產生 32
第四章 時脈與資料回復電路的設計與模擬 35
4.1無參考時脈的時脈與資料回復電路 35
4.2時脈與資料回復電路設計 37
4.2.1頻率檢測器 38
4.2.2半速率相位偵測器 40
4.3模擬結果 41
第五章 結論 47
參考文獻 48
[1]F. M. Gardner, Phaselock Techniques, Second Ed., New York : Wiley&Sone, 1979.
[2]R. E. Best, Phase-locked loops, Second Ed., New York : McGraw-Hill, 1993.
[3]B. Razavi, Design of Analog COMS Integrated Circuit, New York: McGraw-Hill, 2001.
[4]M. G. Johnson and E. L. Hudson, ”A variable delay line PLL for CPU-coprocessor synchronization,” IEEE Journal of Solid-State Circuits, vol. 23, pp. 1218-1223, Oct. 1988.
[5]R. E. Best, Phase-locked loops: theory, design and applications, New York: McGraw-Hill, 1988.
[6]F. M. Gardner, “Charge-Pump Phase-Lock Loops,” IEEE Trans. ommunications, vol. 28, pp. 1849-1858, Nov. 1980.
[7]張璋平,鎖相迴路架構的頻率合成器與資料回復器設計,大同大學電機工程研究所,碩士論文,2004。
[8]M.-J. E. Lee, W. J. Dally, T. Greer, H.-T. Ng, R. Farjad-Rad, J. Poulton and R. Senthinathan, “Jitter transfer characteristics of delay-locked loops-theories and design techniques,” IEEE Journal Solid-State Circuit, vol. 38, pp. 614-621, April 2003.
[9]M. Mansuri and C. K. Ken Yang, “Jitter optimization based on phase-locked loop design parameters,” IEEE Journal Solid-State Circuit, vol. 37, pp. 1375-1382, Nov. 2002.
[10]S. B. ansnd, and B. Razavi, “A CMOS clock recovery circuit for 2.5Gb/s NRZ data,” IEEE J. Solid-State Circuit, vol. 36, no. 3, pp. 432-439, Mar. 2001.
[11]C. Hogge, “A self-correcting clock recovery circuit ,” IEEE J. Lightwave Technology, vol. LT-3, No 6, pp. 1312-1314, Dec. 1985.
[12]H. Lee. Thomans and J. F. Bulzacchelli, “A 155-MHz clock recovery delay- and phase-locked loop,” IEEE J. Solid-State Circuit, vol. 27, no. 12, Dec. 1992.
[13]M. Van Paemel, ”Analysis of a charge-pump PLL: a new model,” IEEE Trans. Communications, vol. 42, pp. 2490-2498, July 1994.
[14]Application Note 1001, National Semiconductor Co., July 2001.
[15]J. M. Hsu, “Design and application of CMOS PLL/DLL,” Master thesis in NTUEE, June 1999.
[16]J. Savoj and B. Razavi, “A 10-Gb/s CMOS clock and data recovery circuit,” in Proc. Symp. VLSI Circuit Dig. Tech. Papers, Jun. 2000, pp. 136-139.
[17]J. P. Hein and W. J. Scott, ”Z-domain model for discrete-time PLL’s,” IEEE Trans. On Circuit and System, CAS-35, pp. 1393-1400, Nov.1988.
[18]B. F. Azzam, “The Z-domain method for analysis and design of high order digital phase-locked loops,” Microwave Journal, March 2000.
[19]M. Mansuri and C. K. Ken Yang, “A low-power adaptive bandwidth PLL and clock buffer with supply-noise compensation,” IEEE Journal Solid-State Circuit, vol. 38, pp. 1804-1812, Nov. 2003.
[20]J. Kim, M. Horowitz and G. Y. Wei, “Design of COMS adaptive bandwidth PLL/DLLs : a general approach,” IEEE Trans. On Circuits and Systems-Pt: II Analog and digital Signal Processing, vol. 50, pp. 860-869, Nov. 200.
[21]M. Mansuri, A. Hadiashar and C. K. Ken Tang, “Methodology for on-chip adaptive jitter minimization in phase-locked loops,” IEEE Trans. On Circuit and Systems-Pt : II Analog and digital Signal Processing, vol. 50, pp. 870-878, Nov. 2003.
[22]P. J. Hanumolu, M. Brownlee, K. Mayarama and U. K. Moon, “Analysis of charge-pump phase-locked loops,” IEEE Trans. On Circuit and System-Pt : I, vol. 51, pp. 1665-1674, Sept. 2004.
[23]劉深淵、楊清淵,鎖相迴路,滄海書局出版社。
[24]陳彥瑾,低電壓電荷充電泵鎖相迴路於時脈產生器之設計研究,中原大學電子工程學系,碩士論文,2002。
[25]汪建興,應用於802.11b無線網路整數型鎖相迴路,逢甲大學電子工程學系碩士班,碩士論文,2004。
[26]古振杰,利用鎖相迴路模擬做NRZ訊號之相位偵測器的性能比較,交通大學電機與控制工程學系,碩士論文,2004。
[27]張文一,5GHz頻率合成器,大同大學通訊工程研究所,碩士論文,2003。
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top