臺灣博碩士論文加值系統

快取記憶體在微處理機效能中扮演著舉足輕重的角色，在本論文中我們設計與實現一個與ARM922T架構相容之快取記憶體系統(Cache System)智財(Intellectual Property, IP)，透過此快取記憶體系統可以有效的降低微處理機在處理資料時等待匯流排的時間。快取記憶體系統包含：8 K位元組指令快取記憶體、8 K位元組資料快取記憶體與寫出緩衝區，採用TAG-RAM架構設計可在最的時間內搜尋出資料，另外，使用AMBA匯流排協定可輕易的與其他智財連接，發展功能更加強大的微處理機。
目前我們已整合了Proto-ARM9M、快取記憶體系統、系統協同處理器與AMBA匯流排介面於Xilinx的Spartan-3 XC3S1500-4FG676 FPGA以及TSMC 0.18 μm元件庫上實現。FPGA設計驗證部分，共使用了12901個LUTs，最高操作頻率可達14 MHz，並於實驗板上搭配自行開發的測試環境以驗證所有測試程式及功能。元件庫方面，核心面積為2580.48 μm × 2586.06 μm，等效閘數(Gate Count)為382854閘，整體晶片面積為3250.92 μm × 3256.34 μm，在SS模式下操作頻率為50 MHz。

Cache is very important part in processor performance, in this thesis, a cache system compatible to ARM922T architecture and controlled by the Proto-ARM922 system coprocessor is proposed. Through this cache system, the bus access time for the processor is dramatically reduced when processing data. The cache system includes an 8K-Byte instruction cache, an 8K-Byte data cache and a write buffer. The cache system uses TAG-RAM and uses AMBA 2.0 bus to interface other IP so that it can develop more powerful micro-processor.
The resulting system has been implemented and verified with Xilinx Spartan-3 XC3S1500-4FG676 FPGA and TSMC 0.18 μm cell library. In the FPGA part, it takes 12901 LUTs and operates at the maximum working frequency of 14 MHz. In the cell-based part, the core occupies 2580.48 μm × 2586.06 μm, which is approximately equivalent to 382854 gates, and the whole chip occupies 3250.92 μm × 3256.34 μm, and in the SS (Slow NMOS Slow PMOS model) simulation condition it operates at the maximum working frequency of 50 MHz.

第1章 緒論
1.1 研究動機 ……………………………………………………………1
1.2 章節安排 ……………………………………………………………2
第2章 Proto-ARM922簡介
2.1 ARM的發展現況 ……………………………………………………3
2.2 Proto-ARM922微處理機系統架構簡介 ……………………………4
2.3 Proto-ARM9M微處理器核心簡介 …………………………………6
2.3.1程式者模型……………………………………………………7
2.3.2指令集架構 …………………………………………………11
2.3.3 資料路徑 ……………………………………………………12
2.3.4時序說明 …………………………………………………13
2.3.5控制方法 …………………………………………………14
2.4 Proto-ARM9M微處理機記憶體介面簡介 …………………………19
2.4.1等待狀態 …………………………………………………20
2.4.2 指令介面 ……………………………………………………21
2.4.3 資料介面 …………………………………………………22
第3章 AMBA匯流排與快取記憶系統簡介
3.1 AMBA匯流排簡介 ……………………………………………………25
3.1.1 AHB系統介紹 ……………………………………………26
3.1.2 AHB基本介紹 ……………………………………………27
3.2快取記憶體系統 …………………………………………………28
3.3 AMBA仲裁器 ………………………………………………………29
第4章 指令快取記憶體
4.1 指令快取記憶體簡介 ……………………………………………31
4.1.1 指令快取記憶體定址模式與運作模式 …………………31
4.2外部指令提取單元設計概念 …………………………………32
4.2.1ICache關閉 ………………………………………………33
4.2.2ICache開啟 ………………………………………………35
4.2.3ICachee管理指令 ………………………………………38
4.2.4外部指令提取單元演算法狀態機 ………………………39
第5章 資料快取記憶體與寫出緩衝區
5.1資料快取記憶體與寫出緩衝區簡介 ……………………………41
5.1.1資料快取記憶體定址模式與預作模式 …………………41 5.1.2外部資料提取單元設計概念 ……………………………42
5.1.2.1 DCache關閉 ………………………………………43
5.1.2.2 DCache開啟 ………………………………………46
5.1.2.3 DCache管理指令 …………………………………43
5.1.2.4 外部資料提取單元演算法狀態機…………………51
5.1.3寫出緩衝區設計概念 ……………………………………53
5.1.3.1 寫出緩衝區動作時序 ……………………………53
5.1.3.2 寫出緩衝區演算法狀態機 ………………………55
第6章 Proto-ARM922快取記憶體系統矽智財設計與驗證
6.1 暫存器轉移層的設計驗證流程 …………………………………56
6.2 Proto-ARM922 快取記憶體系統智財的驗證流程 ……………57
6.3測試任務與測試程式之程式碼涵蓋率 ………………………60
6.3.1 Proto-ARM922 快取記憶體系統測試任務 ………………60
6.3.2快取記憶體系統測試程式 …………………………………60
第7章 FPGA驗證與結果分析
7.1 FPGA驗證流程 …………………………………………………65
7.2 FPGA 合成與自動繞線結果分析 ……………………………66
7.3 FPGA驗證系統之設計 ……………………………………………66
7.4 Proto-ARM922測試介面操作介紹 ………………………………68
7.5 Proto-ARM922圖形轉換測試程式介紹 …………………………70
7.5.1圖形轉換演算法……………………………………………70
7.6 FPGA驗證平台 ……………………………………………………74
第8章 元件庫的實現與效能評估
8.1元件庫設計的實現與驗證流程 …………………………………76
8.2合成 ……………………………………………………………76
8.3 DFT與ATPG…………………………………………………………78
8.4 自動化佈局…………………………………………………………81
第9章 結論 ………………………………………………………………………86
參考資料 ………………………………………………………………………88

[1]ARM922T Technical Reference Manual, ARM Ltd., 2000.
[2]Steve Furber, ARM System-on-Chip Architecture, Addison-Wesley, 2000.
[3]ARM Architecture Reference Manual, ARM Ltd., 2000.
[4]J. L. Hennessy and D. A. Patterson, Computer Architecture: A Quantitative Approach, 3rd ed., Morgan Kaufmann, 2003.
[5]ARM9TDMI Technical Reference Manual, ARM Ltd., 2000.
[6]Andrew N. Sloss, Dominic Symes and Chris Wright, ARM System Developer’s Guide, Morgan Kaufmann, 2004.
[7]Samir Palnitkar, Verilog HDL, ed., Prentice Hall, 2003.
[8]D. A. Patterson and J. L. Hennessy, Computer Organization and Design：The Hardware / Software interface, 3rd ed., Morgan Kaufmann, 2005.
[9]http://www.arm.com
[10]林晉禾，ARM v4指令集架構相容之微處理器智財設計與驗證，國立台灣科技大學電子工程研究所，碩士論文，2005。
[11]詹勝祥，AMBA 2.0 之相容匯流排控制器智財設計與驗證，國立台灣科技大學電子工程研究所，碩士論文，2007。