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研究生:鄭評聰
研究生(外文):Ping-Tsung Jeng
論文名稱:積體電路後端設計與光學微影模擬之設計流程整合
論文名稱(外文):Design Flow Integration for Integrated Circuit Backend Design and Photolithography Simulation
指導教授:唐經洲
指導教授(外文):Jing-Jou Tang
學位類別:碩士
校院名稱:南台科技大學
系所名稱:電子工程系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2007
畢業學年度:95
語文別:中文
論文頁數:64
中文關鍵詞:光學微影光學鄰近效應積體電路半導體
外文關鍵詞:OPCDFMPhotolithography simulation
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隨著半導體工業的快速蓬勃發展及積體電路與日俱增的電路設計複雜度,現今在系統晶片上的半導體元件之尺寸已縮小至奈米刻度的尺寸大小,而奈米積體電路的製程技術逐漸朝著高密度、細線寬與低成本的目標邁進,為了能夠達成這些目標,改善製程中的微影 (Lithography) 技術便是最為關鍵的一個步驟。
目前的佈局設計工程師僅對電路佈局設計進行設計規則之驗證 (Design Rule Check, DRC),因為如:SpringSoft Laker / Cadence Virtuoso 等佈局設計軟體亦只對整個佈局設計進行設計規則之驗證,但卻沒有進行光學微影規則之驗證 (Lithography Rule Check, LRC)。
因此,若能使電路佈局設計不僅進行設計規則之驗證,亦能先行以光學微影模擬軟體預先模擬出微影製程之後在晶圓上的成像結果,並與原始佈局圖案比較得知其失真與誤差,便能對該失真分析光學特性與光學鄰近效應之影響,而改良佈局與微影製程技術與補償修正,進而提高晶片製作的良率與產量。
因此本篇論文發展出一套與現有的 EDA Tool 整合之介面,可將電路佈局設計經由光學微影模擬軟體 SPLAT 進行光學微影模擬,以得知其失真程度。整個系統可以針對光罩上的原始電路佈局圖案進行光罩切割與多邊形佈局圖案切割等前置處理,並克服 SPLAT 之使用限制,將後端佈局設計製程所產生的 GDSII 格式檔案與 SPLAT 所能接受的輸入格式檔案作一整合。
如此我們便可在晶片進行製作前,不僅能將佈局設計進行設計規則之驗證,亦可先行模擬出原始佈局圖案在晶片上蝕刻後的成像圖形,執行光學微影規則之驗證,並以 OPC (Optical Proximity Correction) 等 RET (Resolution Enhancement Technique) 技術對原始電路佈局設計進行修正與補償,故可使佈局設計從設計規則之驗證延伸至光學微影規則之驗證的階段,以進而提昇晶片製作的良率與產量。
本篇論文以一 `` 動態可程式規劃邏輯陣列電路 (Dynamic Programable Logic Array Circuit, DPLA Circuit) '' 與 `` 相位鎖定迴路電路 (Phase-Locked Loop Circuit, PLL Circuit) '' 之電路佈局來進行實驗,實驗結果說明,這二個待測電路均可以順利由後端電路佈局設計進行到光學微影模擬。
With the rapid development of semiconductor industry and the complicated of circuit design of the IC (Integrated Circuit), the size of the cell on a chip has become narrower to nanometer width. And the IC manufacture is toward to the goal of higher density, narrower line-width and lower cost. It must be improving the lithography technology in order to achieve the goals.
The layout design engineers only perform DRC (Design Rule Check) in layout they designed because of the layout design tool such as SpringSoft Laker / Cadense Virtuoso only to perform DRC in layout, and not perform LRC (Lithography Rule Check) in layout they designed.
So if we can not only perform DRC but also use the lithography simulator to get the aerial image on the wafer before the IC manufacturing process, and compare with the original layout to know the errors and distortions for the design. It can analysis the optical proximity effect for the design with the errors and distortions, then we can correct the layout and improve the yield and throughput for the design.
In this thesis, we developed an integrated system with existing EDA tools such that the photolithography simulator can be performed on the original layout.
The whole system can perform mask partition and polygon pattern decomposition in the original layout and integrated the format of GDSII with the input file of SPLAT simulator. So the RET (Resolution Enhancement Techniques) techniques like OPC (Optical Proximity Correction) to correct the original layout and improve the yield and throughput for the design.
In this thesis, two circuits, namely a DPLA (Dynamic Programable Logic Array) and a PLL (Phase-Locked Loop) are used for out experiments. The design flow from backend design to photolithograph simulator is successfully for these two circuits.
摘要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ii
Abstract . . . . . . . . . . . . . . . . . . . . . . . . . . . . . iii
致謝 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . iv
目次 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vi
表目錄 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vii
圖目錄 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . x
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Photolithography . . . . . . . . . . . . . . . . . . . . . . . 2
2 Photolithography Simulation . . . . . . . . . . . . . . . . . . . 6
2.1 System Overview of SPLAT . . . . . . . . . . . . . . . . . . . 6
2.2 Basic Constraints of SPLAT . . . . . . . . . . . . . . . . . . 10
3 Mask Pattern Pre-Processing . . . . . . . . . . . . . . . . . . . 17
3.1 Mask Partition and Pattern Merge . . . . . . . . . . . . . . . 17
3.2 GDSII Conversion (GDS2CON). . . . . . . . . . . . . . . . . . . 24
3.2.1 GDSII Format . . . . . . . . . . . . . . . . . . . . . . . . 24
3.2.2 GDSII Conversion. . . . . . . . . . . . . . . . . . . . . . . 26
3.3 Pattern Decomposition . . . . . . . . . . . . . . . . . . . . . 30
4 Experimental Results . . . . . . . . . . . . . . . . . . . . . . 42
4.1 CUT-1: Dynamic PLA Circuit . . . . . . . . . . . . . . . . . . 43
4.1.1 Mask Partition and Pattern Merge . . . . . . . . . . . . . . 43
4.1.2 Pattern Decomposition . . . . . . . . . . . . . . . . . . . . 46
4.1.3 Photolithography Simulation . . . . . . . . . . . . . . . . . 49
4.2 CUT-2: PLL Circuit . . . . . . . . . . . . . . . . . . . . . . 51
4.2.1 Mask Partition . . . . . . . . . . . . . . . . . . . . . . . 51
4.2.2 Pattern Decomposition . . . . . . . . . . . . . . . . . . . . 54
4.2.3 Photolithography Simulation . . . . . . . . . . . . . . . . . 58
4.3 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
5 Conclusions and Future Works . . . . . . . . . . . . . . . . . . . 61
Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
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