跳到主要內容

臺灣博碩士論文加值系統

(3.236.84.188) 您好!臺灣時間:2021/08/03 09:29
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果 :::

詳目顯示

: 
twitterline
研究生:江志偉
研究生(外文):ChihWei-chiang
論文名稱:應用適應性頻寬與不同延遲回授之快速鎖相迴路設計
論文名稱(外文):Adaptive-Bandwidth and two different delay feedbacks phase-locked loop
指導教授:邱裕中
學位類別:碩士
校院名稱:南台科技大學
系所名稱:電子工程系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2007
畢業學年度:95
語文別:中文
論文頁數:79
中文關鍵詞: 鎖相迴路 適應性頻寬
外文關鍵詞:PLLAdaptive-Bandwidth
相關次數:
  • 被引用被引用:1
  • 點閱點閱:340
  • 評分評分:
  • 下載下載:57
  • 收藏至我的研究室書目清單書目收藏:0
鎖相迴路(phase-locked loop: PLL)在積體電路的各種領域中應用極為廣泛,己成為不可缺乏的基本元件,可使用在各種類比或數位系統上,如運用在大型積體電路的時脈產生器或運用在通訊系統架構中的頻率合成器。在大多數單晶片系統環境設計中鎖相迴路其快速鎖定時間與低抖動值效能和低功率消耗等值為重要的設計要點,然而鎖定時間與主要影響振盪器輸入電壓控制線之振幅擾動的是相互的彼此限制影響。
因此設計適合條件的線性模式鎖相迴路,須設計較大的頻寬使其能快速鎖定電路,並在鎖相迴路整體迴路接近鎖定狀態時使影響振盪器輸入電壓控制線之擾動減少。
本論文提出一個使用適應性頻應頻寬與兩個不同延遲回授之鎖相迴路的設計,此架構採用了可實現的適應性頻寬來控制電荷幫浦(charge pump: CP),與一個簡單可調性延遲電路產生不同延遲回授,此設計電路可讓鎖定時間(settling time)降至低於2 s以下,並且具有低功率消耗,此架構採用TSMC 0.35-m 2P4M CMOS 標準製程模擬,輸入頻率為100 MHz至150 MHz,輸出頻率為100 MHz~1.2 GHz。
The phase-locked loop (PLL) is a key component used broadly in various integrated circuit fields in recent years. It is generally used as clock generation in VLSI or frequency synthesizer in communication systems. Fast locking time, low jitter performance and low power consumption are required in nearly all PLL applications in modem IC systems. Thus the design of PLL must generally deal with a tight tradeoff between the locking time and the amplitude of the ripple on the control line of oscillator. According to the linear-modeling of the PLL, the bandwidth should be large to achieve fast locking and be small to reduce the ripple on the control voltage while the whole loop is near or in the state of lock.
Adaptive-Bandwidth and two different delay feedbacks phase-locked loop (PLL) circuits to achieve fast locking are proposed and presented in this paper. We use controllable charge pumps to realize adaptive bandwidth scheme and a tunable delay cell to achieve different feedbacks path. Basing on a TSMC standard 0.35-μm 2P4M CMOS technology, the simulation result show that the proposed PLL circuits can achieve a fast locking time of 2 s, and a high clock frequency of 150 MHz. Moreover, the corresponding output frequency is in the range from 100 MHz to 1.2 GHz.
目  次
摘要 i
英文摘要 ii
致謝 iv
目次 v
表目錄 vii
圖目錄 viii
第一章 緒論 1
1.1研究動機 1
1.2鎖相迴路介紹 1
1.2.1鎖相迴路的型態與發展 2
第二章 鎖相迴路原理與設計分析 5
2.1相位檢測器的原理架構 5
2.1.1相位頻率檢測器的電路設計考量 7
2.1.2相位頻率檢測器對鎖相迴路之非理想特性 10
2.2電荷幫浦的原理架構 13
2.2.1電荷幫浦電路設計考量 15
2.3低通濾波器的原理架構 16
2.3.1迴路濾波器對系統的影響 20
2.4電壓控制振盪器的原理架構 21
2.4.1電壓控制振盪器之電路設計考量 22
2.4.2環形振盪器 25
第三章 應用適應性頻寬與不同延遲回授之快速鎖相迴路設計 34
3.1研究方向 34
3.2架構簡介與設計分析 34
3.3設計流程 43
第四章 電路架構模擬與比較 48
4.1電路模擬 48
4.2模擬抖動量測 56
4.3模擬結果與比較 60
第五章電路佈局與量測結果 63
5.1電路佈局 63
5.2量測結果 66
5.3討論 68
第六章 總結 70
6.1 總結 70
參考文獻 71
符號彙編 74
作者簡介 75








表目錄
表2.1 γ與相位邊限之關係 19
表2.2阻尼大小的系統分類 21
表4.1模擬規格表 60
表4.2佈局規格表 61
表4.3規格比較表 62





圖目錄
圖1.1 線性鎖相迴路 2
圖1.2 半數位鎖相迴路 3
圖1.3 全數位鎖相迴路 4
圖2.1 相位檢測器的定義 5
圖2.2 XOR閘做為相位檢測器 6
圖2.3 相位檢測器的特性曲線與電壓平均值 6
圖2.4 傳統相位頻率檢測器 7
圖2.5 相位頻率檢測器的無效區(Dead Zone) 8
圖2.6 長訊號誤差(Long-term jitter) 11
圖2.7 週期對週期誤差(Cycle-to-Cycle jitter) 11
圖2.8 週期性誤差(Cycle jitter) 12
圖2.9 相位檢測器/電荷幫浦架構 14
圖2.10 充電狀態圖 14
圖2.11 放電狀態圖 15
圖2.12 一階迴路濾波器 17
圖2.13 二階迴路濾波器電路 18
圖2.14 回授系統 23
圖2.15 系統正回授 24
圖2.16 振盪條件 25
圖2.17 單一級 26
圖2.18 三級環型振盪器 27
圖2.19 時的相位角 27
圖2.20 三級回授系統 28
圖2.21 差動架構 30
圖2.22 TSPC正反器 32
圖2.23 除頻器之輸入與輸出(除數為2) 33
圖3.1 本論文設計PLL電路圖 35
圖3.2 兩個FSPFD和分隔無效區(dead zones)圖 37
圖3.3 加入延遲電路之雙PFD作用圖 38
圖3.4 全對稱相位頻率檢測器(FSPFD) 39
圖3.5 控制電路與適應性低通濾波器 40
圖3.6 四階環型振盪器架構圖 41
圖3.7 電荷幫浦架構圖 41
圖3.8 除二之除頻器架構圖 42
圖3.9 VCO presim電壓頻率關係圖 43
圖3.10 VCO postsim電壓頻率關係圖 44
圖3.11 頻寬最佳化流程 45
圖3.12 相位邊限 46
圖3.13 simulink 模擬方塊 46
圖4.1 FSPFD檢測後送出充電訊號 48
圖4.2 FSPFD檢測後送出放電訊號 49
圖4.3 CPs充電狀態圖 49
圖4.4 CPs放電狀態圖 50
圖4.5 CPf充電狀態圖 50
圖4.6 CPf 放電狀態圖 51
圖4.7 輸入125 MHz經除二之除頻器波形圖 51
圖4.8 PLL VC鎖定狀態圖 52
圖4.9 除八倍頻工作1 GHz波形圖 52
圖4.10 工作125 MHz波形圖 53
圖4.11 輸入100 MHz鎖定波形圖 54
圖4.12 輸入150 MHz鎖定波形圖 55
圖4.13 Cosmosscope 抖動(jitter)量測功能 57
圖4.14 100 MHz jitter量測 58
圖4.15 150 MHz jitter量測 59
圖5.1 電路佈局圖 64
圖5.2 電路佈局示意圖 65
圖5.3 類比量測系統全覽 66
圖5.4 量測電路板 67
圖5.5 量測狀態 67
圖5.6 輸出結果 68
圖5.7 Sample I/V曲線 69
[1]Y. Jiren, S. Christer, “High-Speed CMOS Circuit Technique”, IEEE Journal of Solid Sate Circuits, Vol. 24, pp. 62-70, 1989.
[2]
C. Hyeon, J. Cornish, K. McClellan, J. Choma, Jr, “Design of Low Jitter PLL for Clock Generator with Supply Noise Insensitive VCO”, IEEE Conference of international Symposium on Circuits and Systems, Vol. 1, pp. 233-236, 1998.
[3]S. Kim et al., “A 960-Mb/s/pin Interface for Skew-Tolerant Bus Using Low Jitter PLL”, IEEE Journal of Solid Sate Circuits, Vol. 32, pp. 691-699, 1997.
[4]V. Kaenel et al., “A 320 MHz, 1.5 mW @ 1.35 V CMOS PLL for Microprocessoer Clock generation”, IEEE Journal of Solid Sate Circuits, Vol. 31, No. 11, pp. 1715-1722, 1996.
[5]I. Novof et al., “Fully Integrated CMOS Phase-Locked Loop with 15 to 240MHz Locking Range and ±50 ps Jitter”, IEEE Journal of Solid Sate Circuits, Vol. 30, pp. 1259-1266, 1995.
[6]J. Maneatic et al., “Low-Jitter Process-Independent DLL and PLL Based on Self-Biased techniques”, IEEE Journal of Solid State Circuits, Vol. 31, pp. 1723-1732, 1996.
[7]G. Chyun Hsieh, Hung J.C, “Phase-locked loop techniques. A survey”, IEEE Journal of Solid State Circuits, Vol. 43, No 6, pp. 609–615, 1996.
[8]O. Henrik, “A Simple Precharged CMOS Phase Frequency Detector”, IEEE Journal of Solid State Circuits, Vol. 33, pp. 295-299, 1998.
[9]A. Hajimiri, T. H. Lee, “A general theory of phase noise in electrical oscillators”, IEEE Journal of Solid State Circuits, Vol. 33, pp. 810-820, 1998.
[10]B. Razavi, “A study of phase noise in CMOS oscillators”, IEEE Journal of Solid State Circuits, Vol. 31, No. 3, pp. 331-343, 1996.
[11]B. Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill, 2001.
[12]G. Yan, F. Wennan, J. Song, J. Lijiu, “A Fast Locking Charge-Pump PLL with Adaptive Bandwidth”, IEEE International Symposium on Circuits and Systems Conference, Vol. 1, pp.383-386, 2005.
[13]C. H. Kuo, Y. S. Shih, “A Frequency Synthesizer using two different delay Feedbacks”, IEEE International Symposium on Circuits and Systems Conference , Vol. 3, pp.2799-2802, 2005.
[14]J. Lee, B. Kim, “A Low-Noise Fast-Lock Phase-Locked Loop with Adaptive Bandwidth Control”, IEEE Journal of Solid-State Circuits, vol. 35, pp.1137-1145, 2000.
[15]R. F. Liu, Y. M. Li, H. Y. Chen, “A Fully Symmetrical PFD for Fast Locking Low Jitter PLL”, International Conference on ASIC Proceedings, Vol. 2, pp.725-727, 2003.
[16]K. H. Cheng, T. H. Yao, S. Y. Jiang, W. B. Yang, “A Difference Detector PFD for Low Jitter PLL”, IEEE International Conference on Electronics, Circuits and Systems, Vol. 1, pp.43-46, 2001.
[17]K. S. Lee, B. H. Park, H. I Lee, “Phase Frequency Detectors for Fast Frequency Acquisition in Zero-dead-Zone CPPLLs for Mobile Communication Systems”, IEEE European Solid State Circuits Conference, Vo1. 1, pp. 525-528, 2003.
[18]C. P. Chou, Z. M. Lin, J. D. Chen, “A 3-PS Dead-Zone Double-Edge-Checking Phase-Frequency-Detector with 4.78GHz Frequencies”, IEEE Asia-Pacific Conference on Circuits and Systems, pp. 937-940, 2004.
[19]K. Lim, C. H. Park, D. S. Kim, and B. Kim, “A low-noise phase-locked loop design by loop bandwidth optimization”, IEEE Journal of Solid State Circuits, Vol. 35, pp.807-815, 2000.
[20]Q. Huang and R. Rogenmoser, “Speed optimization of edge-triggered CMOS circuits for gigahertz single-phase clocks”, IEEE Journal of Solid State Circuits, Vol. 31, pp. 456-465, 1996.
[21]A. Hajimiri, S. Limotyrakis, “Jitter and Phase Noise in Ring Oscillators”, IEEE Journal of Solid State Circuits, Vol. 34, pp. 790-804, 1999.
[22]K. H. Cheng, C. W. Lai, “A CMOS VCO for 1v, 1GHz PLL Applications”, IEEE Asia-Pacific Conference on Advanced System Integrated Circuits, pp. 150-153, 2004
[23]鄒林俊,低功率低雜訊相位誤差鎖相迴路設計,淡江大學電機工程學系研究所碩士論文,民國八十九年。
[24]許世玄,低功率高抗雜訊之鎖相迴路設計製作,淡江大學電機工程學系研究所碩士論文,民國九十一年。
[25]高少谷,具快速鎖定與低抖動鎖相迴路之設計,國立台灣大學電機工程研究所碩士論文,民國九十一年。
[26]盧武宏,應用於多頻帶之高速鎖相迴路設計,國立東華大學電機工程研究所碩士論文,民國九十二年。
[27]蕭培墉,吳孟賢,HSpice 積體電路設計分析與模擬導論,東華書局,民國九十四年。
連結至畢業學校之論文網頁點我開啟連結
註: 此連結為研究生畢業學校所提供,不一定有電子全文可供下載,若連結有誤,請點選上方之〝勘誤回報〞功能,我們會盡快修正,謝謝!
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top