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研究生:吳錦昌
研究生(外文):Wu Chin Chang
論文名稱:雙埠波動管線式靜態記憶體設計
論文名稱(外文):Design of A Dual Port Wave Pipelined Static Random Access Memory
指導教授:趙敦華趙敦華引用關係
學位類別:碩士
校院名稱:吳鳳技術學院
系所名稱:光機電暨材料研究所
學門:工程學門
學類:機械工程學類
論文種類:學術論文
論文出版年:2007
畢業學年度:95
語文別:中文
論文頁數:103
中文關鍵詞:靜態記憶體雙埠管線式波動
外文關鍵詞:dual-portSRAMwave-pipeline
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本篇論文中,完成了一個採用雙埠波動管線式設計方法的高速靜態記憶體的晶片設計。此靜態記憶體的特點是將記憶單元從傳統記憶單元的架構中再加入兩顆電晶體,使其成為具有兩對位元線與兩組字線的雙埠記憶單元。一般的傳統靜態記憶體設計,受限於每個工作週期只有一組位元線進行資料讀寫,存取速度一直無法有效的提升;後來發展出波動管線式的存取方式,增進了記憶體的存取資料量,可是在速度上的提升仍然有限。

本文分析了限制靜態記憶體存取速度的因素,並針對此限制,使用雙埠波動管線式的設計方法,可在同一工作週期對同一行的不同記憶體區塊同時作讀寫,對記憶體存取速度的提升相當有助益。
In this thesis, the design of a high speed static random access memory chip using dual-port wave-pipeline design method. This chip is designed according to the 0.35μm CMOS fabrication process rules. The distinguishing feature of our design is accomplished by adding two transistors to a 6T SRAM cell that makes a traditional memory unit equipped with two word-lines and two pairs of bit lines. A common SRAM memory unit is constrained by the fact that there is one pair of bit lines which can only be read/written once during one functional cycle. The access speed is therefore strongly limited and which is desired to be improved. The wave-pipeline designing method, although increasing the access throughput, only increases the access speed by little.

Also presented in this thesis, the analysis of factors limits the access speed of a common SRAM and the dual-port wave-pipeline method is proposed to counteract the limiting bottleneck. This method allows two different memory cells can be accessed during each read or write cycle, therefore increases the access speed.
摘要 i
英文摘要 ii
誌謝 iii
目錄 iv
表目錄 viii
圖目錄 ix
第一章 簡介 1
1.1 前言 1
1.2 相關文獻探討 1
1.3 論文目的 3
1.4 論文大綱 4
第二章 標準SRAM架構 5
2.1 半導體記憶體的種類 5
2.2 架構與時序 7
2.2.1 隨機資料存取結構 7
2.2.2 記憶體整體設計架構 8
2.2.3 輸出入架構說明 9
2.3 操作方式 11
2.3.1 靜態記憶體之讀取操作 11
2.3.2 靜態記憶體之寫入操作 11
2.3.3 操作時序 12
2.4 記憶體電路說明 14
2.4.1 位址轉變偵測電路 14
2.4.2 輸出入資料緩衝電路 17
2.4.3 預先充電電路 20
2.4.4 字線與行線解碼電路 24
2.4.5 行線選擇電路 26
2.4.6 靜態記憶體之記憶單元 28
2.4.7 寫入驅動電路 32
2.4.8 感測放大器 34
2.4.9 延遲電路 36
2.5 結論 37
第三章 雙埠波動管線式SRAM之設計 38
3.1 SRAM的存取分析 38
3.2 使用管線化(Pipeline)的方式來設計記憶體 38
3.3 使用波動管線化的方式來設計記憶體 40
3.4 雙埠SRAM之記憶單元 42
3.5 雙埠波動管線化SRAM之操作與存取分析 44
3.6 雙埠SRAM整體架構 45
3.7 奇偶波控制信號產生電路 46
3.8 字線信號輸出選擇電路 48
3.9 行線信號輸出選擇電路 53
3.10 讀寫控制電路 54
3.11 結論 55
第四章 電路模擬結果 56
4.1 ATD電路模擬 56
4.2 ATD與字線控制信號 57
4.3 資料讀取操作模擬 58
4.4 資料寫入模擬 61
4.5 模擬結果整理 63
4.6 與其他架構比較 65
4.7 結論 66
第五章 總結與相關成果 67
參考文獻 68
附錄A 電路及佈局 71
附錄B 使用工具介紹 74
B.1 Sun Fire伺服器與Sun Solaris作業系統 74
B.2 工作站遠端連線工具-StarNet X-Win32 76
B.3 IC設計與模擬軟體 79
B.3.1 電路佈局軟體-Cadence 79
B.3.1.1 啟動Cadence軟體 79
B.3.1.2 Cadence Layout Editor環境介紹 81
B.3.1.3 Cadence Schematic Editor環境介紹 84
B.3.2 電路佈局驗證軟體-Calibre 86
B.3.2.1 Calibre DRC 86
B.3.2.2 Calibre LVS 88
B.3.2.3 Calibre PEX 90
B.3.3 類比模擬軟體-Hspice 92
B.3.3.1 先期電路模擬(Pre-Layout Simulation) 93
B.3.3.2 檢視模擬結果 95
B.3.3.3 全部電路模擬(Post-Layout Simulation) 96
B.3.4 類比模擬軟體-NanoSim 97
B.3.4.1 啟動NanoSimGUI圖形使用介面 98
B.3.4.2 選擇欲模擬的Netlist檔案 99
B.3.4.3 設定模擬等級與選擇輸出波形 100
B.3.4.4 執行模擬與觀察輸出波形 101
B.3.5 模擬資料圖形分析軟體-CosmosScope 101
自述 103

表目錄

第二章 標準SRAM架構 5
表2.1 靜態記憶體與動態記憶體之比較 6
第四章 電路模擬結果 56
表4.1 本論文所研究之256位元雙埠波動管線式SRAM整體規格 63
表4.2 本論文所研究之256位元雙埠波動管線式SRAM整體效能 64
表4.3 架構比較 65
附錄B 使用工具介紹 74
表B.1 Cadence Layout環境快速鍵 84

圖目錄

第二章 標準SRAM架構 5
圖2.1 半導體記憶體分類 6
圖2.2 記憶體之隨機存取結構 7
圖2.3 記憶體整體設計架構 8
圖2.4 分散輸出入型架構 9
圖2.5 共用輸出入型架構 10
圖2.6 記憶體讀取時序圖 13
圖2.7 記憶體資料寫入時序圖 14
圖2.8 位址轉變偵測電路 15
圖2.9 位址轉變偵測電路之波形 16
圖2.10 D型閂鎖電路 19
圖2.11 分叉輸出栓鎖器 19
圖2.12 兩種預先充電電路 21
圖2.13 使用兩顆PMOS的預充電電路位元線充電波形 22
圖2.14 加入平衡電晶體的預充電電路位元線充電波形 22
圖2.15 預先充電電路 23
圖2.16 兩種常見的解碼器電路 25
圖2.17 一個4位元的兩級解碼器結構 26
圖2.18 一種使用傳輸閘的行線選擇電路 27
圖2.19 將MOS電晶體分離使用的行線選擇電路 28
圖2.20 基本靜態記憶體之記憶單元 29
圖2.21 交叉偶合反向器之電壓傳輸特性 29
圖2.22 6T(six transistors)靜態記憶體記憶單元 30
圖2.23 6T靜態記憶體記憶單元佈局 31
圖2.24 4T(fore transistors)靜態記憶體記憶單元 32
圖2.25 寫入驅動電路 33
圖2.26 閂鎖式感測放大電路 35
圖2.27 以四個反相器所組成的延遲電路 36
圖2.28 以兩個串接多個電阻的反相器所組成的延遲電路 37
第三章 雙埠波動管線式SRAM之設計 38
圖3.1 SRAM讀取動作表示圖 38
圖3.2 普通管線式系統設計示意圖 39
圖3.3 一般SRAM與使用波動管線化的SRAM讀取時脈之比較 41
圖3.4 雙埠SRAM之記憶單元 42
圖3.5 8T雙埠SRAM記憶單元 43
圖3.6 雙埠靜態記憶單元佈局圖 43
圖3.7 雙埠波動管線式SRAM操作示意圖 44
圖3.8 普通靜態記憶體、波動管線化的靜態記憶體與雙埠波動管線化靜態記憶體讀取時脈之比較 45
圖3.9 雙埠波動管線式SRAM設計結構 46
圖3.10 奇偶波控制信號產生電路 47
圖3.11 奇偶波控制信號產生電路波形圖 48
圖3.12 使用傳輸閘的字線輸出選擇電路 49
圖3.13 字線輸出選擇電路之動作波形 50
圖3.14 第二種字線輸出選擇電路 52
圖3.15 第二種字線輸出電路之動作波形圖 52
圖3.16 錯誤的wl字線控制信號波形 53
圖3.17 行線信號輸出選擇電路 54
圖3.18 讀寫控制電路 55
第四章 電路模擬結果 56
圖4.1 雙埠SRAM ATD電路信號 57
圖4.2 ATD與字線控制信號 58
圖4.3 雙埠記憶單元讀取波形(1) 59
圖4.4 雙埠記憶單元讀取波形(2) 60
圖4.5 雙埠記憶單元資料寫入波形 62
附錄A 電路及佈局 71
圖A.1 256 bits雙埠波動管線式SRAM Layout 71
圖A.2 256 bits雙埠波動管線式SRAM Schematic 71
圖A.3 ATD電路 72
圖A.4 雙埠讀寫分離式行線選擇電路 72
圖A.5 雙埠SRAM資料寫入電路 73
圖A.6 雙埠SRAM資料感測放大電路 73
附錄B 使用工具介紹 74
圖B.1 Sun Fire V256伺服器 74
圖B.2 Sun Solaris 8登入畫面 75
圖B.3 Solaris登入桌面環境選擇 75
圖B.4 Solaris CDE桌面環境介紹 76
圖B.5 X-Win32啟動圖示 78
圖B.6 X-Win32之登入前設定 78
圖B.7 Cadence啟動畫面 80
圖B.8 Cadence檔案開啟畫面 81
圖B.9 Cadence Layout環境介紹 82
圖B.10 Cadence Layout色層選擇視窗 83
圖B.11 Cadence Schematic檔案開啟視窗 85
圖B.12 Cadence Schematic環境介紹 85
圖B.13 Calibre之啟動方法 87
圖B.14 Calibre 設計規則檔選取畫面 87
圖B.15 Calibre DRC執行結果視窗 88
圖B.16 Calibre LVS驗證執行前設定 89
圖B.17 Calibre LVS驗證結果報告 89
圖B.18 Calibre PEX電路萃取執行前設定 90
圖B.19 Calibre PEX電路萃取執行結果 91
圖B.20 先期電路模擬之CDL轉檔選擇 94
圖B.21 HSpice模擬過程 95
圖B.22 AvenWaves模擬結果檢視視窗 96
圖B.23 NanoSim GUI執行畫面 98
圖B.24 NanoSim GUI模擬檔案選取 100
圖B.25 NanoSim GUI模擬前設定 101
圖B.26 CosmosScope模擬結果分析視窗 102
[1]W. Burleson, F. Klass and W. Liu, “Wave-Pipelining: A Tutorial and Research Survey,” IEEE Trans. on VLSI system, Vol. 6, No. 3, pp. 464-474, 1998.
[2]S. T. Ju and C. W. Jen, “A high speed multiplier design using wave pipelining technique,” in Proc. IEEE APCCAS, Australia, pp. 502-506, 1992.
[3]J. Kang, W. Liu and R. Cavin, “A monolithic 625mb/s data recovery circuit in 1.2um CMOS,” in Proc. Custom Integrated Circuit Conf., pp. 625-628, 1993.
[4]D. Wong, G. De Micheli, M. Flynn, and R. Huston, “A bipolar population counter using wave pipelining to achieve 2.5X normal clock frequency,” IEEE JSSC, vol. 27, May 1992.
[5]T. I.Chappel et al., “A 2-ns cycle, 3.8ns access 512-kb CMOS ECL SRAM with a fully pipelined architecture,” IEEE JSSC, pp. 1577-1585, Nov. 1991.
[6]K. Nakamura et al., “A 220-MHz pipelined 16-mb BiCMOS SRAM with PLL proportional self-timing generator,” IEEE JSSC, pp. 1317-1322, Nov. 1994.
[7]S. Tachibana et al., “A 2.6ns wavepipelined CMOS SRAM with dual-sensing-latch circuits,” IEEE JSSC, pp. 487-490, Apr. 1995.
[8]K. Ishibasi, et al., “A 300MHz 4-Mb Wave-pipeline CMOS SRAM using a multi-phase PLL,” ISSCC95, pp 308-310, 1995.
[9]David A. Hodges, Horace G. Jackson and Resve A. Saleh, “Analysis and Design of Digital Integrated Circuits 3rd,” Mc-Graw Hill, 2006.
[10]Bharadwaj S. Amrutur, “Design and Analysis of Fast Low Power SRAMs,” Ph.D dissertation, Department of Electrical Engineering, Stanford Univ., 1999.
[11]B. Prince,” High Performance Memories,” John Wiley & Sons, Inc., May 2000.
[12]A. S. Sedra and Kenneth C. Smith, “Mircoelectronic Circuits,” Oxford University Press, 1998.
[13]N. H. E. Weste and K. Eshraghian, “Principles of CMOS VLSI Design: A Systems Perspective 2/E,” Addison-Wesley publishers, Second Edition, 2000.
[14]王進賢, “VLSI 電路設計,” 高立圖書有限公司, 2000年9月.
[15]J. S. Wang, P. H. Yang, and D. Sheng, “Design of a 3-V 300-MHz low-power 8-b X 8-b pipelined multiplier using pulse-triggered TSPC flip-flops,” IEEE J. Solid-State circuits, Vol. 35, NO. 4, pp. 583-592, Apr. 2000.
[16]林文吉, “高速相位可調式直接數位式頻率合成器與低功率SRAM設計,” 碩士論文, 國立中山大學電機工程學系, 2004年6月.
[17]趙敦華, “VLSI 設計實習,” 台科大圖書, 2005.
[18]J. M. Rabaey, Anatha Chandrakasan and Borivoje Nikolić, “Digital Integrated Circuits,” Pearson Education, Inc., Second Edition, 2003.
[19]E. Seevinck, F.J. List, and J. Lohstroh, “Static-Noise Margin Analysis of MOS SRAM Cells,” IEEE Journal of Solid-State Circuits, Vol. SC-22, pp.748-754, Oct. 1987.
[20]C. Kohlhardt, “PA-RISC processor for “Snake” work-stations,” in Hot Chips Symp., pp. 1.20–1.31, 1991.
[21]H. Yoo et al., “A 150 MHz 8-banks 256 m synchronous DRAM with wave pipelining methods,” in Proc. ISSCC’95, pp. 250–251, 1995.
[22]H. Sato et al., “A 500-MHz pipelined burst SRAM with improved SER immunity,” IEEE Journal of Solid-State Circuits, Vol. 34, , No. 11, pp. 1571 – 1579, 1999.
[23]vsclib standard cell library, vlsitechnology.org, http://www.vlsitechnology.org/html/cells/vsclib013/lib_gif_index.html, 06/2007
[24]吳錦昌,陳盈棠,楊凱仁與趙敦華, “雙埠波動管線式靜態記憶體設計,” 2007現代電機科技研討會, pp.335-339, 2007.6.
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