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研究生:鄭俊民
研究生(外文):Chun Min Cheng
論文名稱:跨時脈領域之影像處理電路設計
論文名稱(外文):Design of Multiple-Clock-Domain Circuits for Image Processing
指導教授:李建德李建德引用關係
指導教授(外文):J. D. Lee
學位類別:碩士
校院名稱:長庚大學
系所名稱:電機工程學研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2008
畢業學年度:96
論文頁數:73
中文關鍵詞:時脈領域時脈歪斜色彩空間影像混合
外文關鍵詞:Clock DomainClock SkewColor SpacesAlpha Blend
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晶片面積與複雜度日益提高,而使得晶片內存在數個不同之時脈領域,在不同時脈領域之間傳遞資料之機制日益重要。如何使傳遞的資料維持穩定與正確,以及在系統設計時需考慮的問題點,都是目前VLSI或FPGA在設計跨時脈領域電路時的重點。
在本論文中,影像處理結果是以能於LCD Panel顯示為目的,加以探討如何實現該影像處理電路, 並結合跨時脈領域電路架構以影像處理為主體,兼以實現跨時脈領域電路之系統。整個論文的實驗環境是以VHDL及Verilog來加以構建完成,再以FPGA平台驗證其整個系統,以實務研究為目的探討影像系統電路設計。
關鍵字: 時脈領域、時脈歪斜、色彩空間、影像混合(Alpha Blend)。
The area of the chip and complexity improve day by day, make the chip have multiple-clock-domains, the mechanism of transmitting data among multiple-clock-domain is increasingly important. How to make the data transmitted stably and correctly in the system design are the keys at present while we are designing the multiple-clock-domain circuits of VLSI or FPGA.
In this thesis, the purpose of image processing is to be able to show information on LCD Panel, discuss how to realize that deals with the circuit in this image processing, combine multiple-clock-domain circuits structure punish for subject with image when stepping, and concurrently in order to realize multiple-clock-domain system, field of circuit when stepping.
The whole experiment environment of the thesis is structured and finished through VHDL and Verilog, and then verified by a FPGA platform, regarding to study in practice as object and probe into the systematic circuit of image design.
Keywords: Clock Domain、Clock Skew、Color Spaces、Alpha Blend。
目錄
指導教授推薦書……………………………………………………….. i
口試委員會審定書…………………………………………………….. ii
授權書…………………………………………………………..……… iii
誌謝……………………………………………………………..……… iv
中文摘要………………………………………………………..……… v
英文摘要……………………………………………………….………. vi
目錄…………………………………………………………..…..……. vii
第一章 簡介 - 1 -
1.1 研究動機 - 1 -
1.2 計畫目標 - 2 -
1.3 論文架構 - 2 -
第二章 跨時脈領域 - 4 -
2.1 時脈領域 - 4 -
2.2 同步裝置 - 7 -
2.3 並列資料同步機制 - 8 -
2.4 跨時脈介面電路 - 9 -
第三章 影像處理 - 12 -
3.1 色彩空間 - 13 -
3.1.1 彩色條產生器 - 13 -
3.1.2 色彩空間轉換 - 15 -
3.1.3 電路架構實現方式 - 17 -
3.2 影像混合 - 19 -
3.2.1 Alpha Blend - 19 -
3.2.2 電路架構實現方式 - 20 -
3.3 色彩局部處理 - 24 -
3.3.1 紅色域局部調整 - 26 -
3.3.2 綠色域局部調整 - 28 -
3.3.3 藍色域局部調整 - 30 -
3.4 亮度處理 - 32 -
3.4.1 亮度調整硬體電路實現方式 - 33 -
3.5 對比處理 - 34 -
3.5.1 對比調整硬體電路實現方式 - 35 -
3.6 色彩飽和度處理 - 36 -
3.6.1 飽和度調整硬體電路實現方式 - 37 -
第四章 系統架構 - 39 -
4.1 BT.656解碼模組設計 - 41 -
4.2 LCD時序產生模組設計 - 42 -
4.3 YCbCr422 To YCbCr444模組 - 43 -
第五章 實驗結果 - 46 -
5.1 FPGA平台與設計軟體 - 46 -
5.1.1 Altera DE2 FPGA 平台 - 46 -
5.1.2 設計軟體 - 47 -
5.2 電路合成結果 - 48 -
5.2.1 跨時脈領域合成結果 - 49 -
5.2.2 Alpha Blend合成結果 - 49 -
5.2.3 影像處理電路合成結果 - 50 -
5.2.4 系統電路合成結果 - 51 -
5.3 測試結果 - 51 -
第六章 結論 - 57 -
參考文獻 - 58 -

圖目錄
圖 2-1 兩不同時脈領域 - 5 -
圖 2-2 時脈規劃產生多時脈領域 - 6 -
圖 2-3 功能模組的時脈領域劃分 - 7 -
圖 2-4 兩級正反器的同步裝置 - 8 -
圖 2-5 並列資料同步機制 - 9 -
圖 2-6 跨時脈介面電路架構圖 - 10 -
圖 2-7 Data Buffer 讀寫控制 - 11 -
圖 3-1 RGB Color Bars 彩圖 - 15 -
圖 3-2 RGB轉YCbCr 架構圖 - 17 -
圖 3-3 Alpha Blend公式(3.4)電路架構圖 - 21 -
圖 3-4 Alpha Blend公式(3.5)電路架構圖 - 22 -
圖 3-5 α值的表示方法圖 - 23 -
圖 3-6 UV座標圖圖 - 25 -
圖 3-7 Red Tone色域圖 - 26 -
圖 3-8 Red Tone局部調整圖 - 27 -
圖 3-9 紅色域局部調整電路架構圖 - 28 -
圖 3-10 Green Tone局部調整圖 - 29 -
圖 3-11 Green Tone局部調整電路架構圖 - 30 -
圖 3-12 Blue Tone局部調整圖 - 31 -
圖 3-13 Blue Tone局部調整電路架構圖 - 31 -
圖 3-14 Y亮度調整圖 - 33 -
圖 3-15 亮度調整電路架構圖 - 34 -
圖 3-16 Y值對比調整圖 - 35 -
圖 3-17 Y信號對比調整電路架構圖 - 36 -
圖 3-18 UV飽和度調整圖 - 37 -
圖 3-19 UV飽和度調整電路架構圖 - 38 -
圖 4-1 系統功能方塊圖 - 39 -
圖 4-2 BT.656 Digital Video Interface格式圖 - 41 -
圖 4-3 LCD驅動時序格式圖 - 42 -
圖 4-4 YCbCr422格式圖 - 44 -
圖 4-5 YCbCr444 格式圖 - 44 -
圖 4-6 YCbCr444 時序格式圖 - 45 -
圖 5-1 Composite Video 轉換成BT.656 信號圖 - 47 -
圖 5-2 Alpha Blend 結果影像圖 - 52 -
圖 5-3 未做色彩局部調整圖 - 52 -
圖 5-4 局部色彩調整結果圖 - 53 -
圖 5-5 亮度調高結果圖 - 54 -
圖 5-6 亮度調低結果圖 - 54 -
圖 5-7 對比調高結果圖 - 54 -
圖 5-8 對比調低結果圖 - 55 -
圖 5-9 U飽和度調整結果圖 - 55 -
圖 5-10 V飽和度調整結果圖 - 55 -
圖 5-11 FPGA平台實驗結果照片圖 - 56 -

表目錄
表 3-1 100% RGB Color Bars - 14 -
表 5-1 跨時脈領域合成結果 - 49 -
表 5-2 Alpha Blend 合成結果 - 50 -
表 5-3 影像處理電路合成結果 - 50 -
表 5-4 FPGA內部資源耗用表 - 51 -
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