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臺灣博碩士論文加值系統

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研究生:賴彌元
研究生(外文):Mi-Yuan Lai
論文名稱:嵌入式多階判讀EEPROM電路與系統設計
論文名稱(外文):Circuits and Systems Design for Multi-level Identifying Embedded EEPROM
指導教授:林泓均
指導教授(外文):Hong-Chin Lin
學位類別:碩士
校院名稱:國立中興大學
系所名稱:電機工程學系所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
畢業學年度:96
語文別:中文
論文頁數:72
中文關鍵詞:多階判讀嵌入式記憶體
外文關鍵詞:Multi-level IdentifyingEmbeddedEEPROM
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近年來,嵌入式的記憶體架構,已被廣泛的應用在各種不同的系統上,而在密度、功率消耗以及記憶體容量上,必須不斷的提高效能。而嵌入式的記憶體系統,設計重點在於是否能跟記憶體系統以外的電路,整合在相同的製程上。如果能使用相同的製程,而又不需要增加額外的光罩,不論在設計或是製造上,都會節省相當多的時間與成本。本論文的研究目標,是利用標準0.35μm CMOS製程的Single-Poly EEPROM記憶體結構來達到高密度與低成本,並且實現多階判讀的目標,讓單一個記憶體元件,能夠儲存更多位元的資料,以便應用於嵌入式系統。
主要目標為設計出嵌入式EEPROM系統,以便能直接應用於系統晶片(SOC)中。而整個系統包括了記憶體陣列、位置解碼電路、電壓選擇與驅動電路、參考電壓切換電路以及控制時脈產生電路。在功能方面,則有寫入、抹除與讀取三種功能,單一次的寫入或抹除時間在1ms以內完成,並且在每0.25ms間,讀取一次,以判斷是否寫入或抹除成功,每次讀取驗證的時間為100ns;而單純讀取的時間為300ns,可把記憶體元件中所儲存的資料讀取出來。整體系統的平均消耗功率為1.44mW,並使用TSMC 0.35μm COMS 2P4M製程模擬及下線。
In recent years, the embedded storage devices have already been extensively applied to different systems. The density, power consumption and capacity are continually improved to enhance the performance. The key issue of embedded memory is to integrate the other circuit with the memory array in the same process technology without extra masks. That will save a lot of time and cost in design and manufacture. The goal of this thesis is utilizing standard 0.35μm CMOS technology to design multilevel sensing and verifying circuit of embedded EEPROM to achieve high density and low cost due to one memory cell storing more than one bit.
The primary purpose is to design an embedded EEPROM system for applications to systems on a chip (SOC). The complete system includes memory arrays, address decoders , voltage selection and voltage driver circuits, reference voltage switch circuits and control signal generatosrs. There are three major functions, which are programming, erasing and reading. The time for programming or erasing is about 1ms with reading/verifying time of 100ns every 0.25ms. For read-only operation, the reading time is 300ns to access the data form the memory. Average power consumption of chip is 1.44mW. The complete system has been simulated , fabricated and measured using TSMC 0.35μm CMOS 2P4M technology.
誌謝 i
中文摘要 ii
英文摘要 iii
目錄 iv
表目錄 vi
圖目錄 vii
第一章 序論 1
第一節 前言 1
第二節 快閃記憶體 2
第三節 記憶體周邊電路 5
一、解碼電路 5
二、感測放大器 5
三、升壓電路 6
四、參考電壓電路 6
五、電壓切換與驅動電路 7
六、控制信號產生電路 7
第二章 EEPROM之結構與研究 8
第一節 EEPROM的特性 8
第二節 EEPROM的操作 10
一、寫入 12
二、抹除 12
第三節 佈局及量測結果 13
一、量測結果 14
二、單次寫入時間的長度對記憶體元件的影響 15
第三章 嵌入式多階感測EEPROM之核心電路 16
第一節 記憶體整體架構及記憶體陣列 16
第二節 記憶體周邊相關電路 18
ㄧ、位址緩衝電路 18
二、位址解碼電路 19
三、字元線電壓選擇與驅動電路 20
四、源極線電壓驅動電路 23
五、位元線電壓驅動電路 23
第三節 感測與判讀電路及動作原理 25
一、感測與判讀電路 25
二、寫入/抹除(Program/Erase)的動作流程 27
1. 寫入/抹除(Program/Erase)前資料判讀階段: 27
2. Program/Erase後資料判讀階段: 28
3. Data Exchanging階段 30
三、單純讀取的動作流程 31
第四節 寫入/抹除/讀取 各動作模擬 32
一、寫入行為的模擬 32
二、抹除行為的模擬 34
三、讀取行為的模擬 35
第四章 使用於控制信號產生電路之核心電路 37
第一節 電壓控制延遲電路 37
第二節 頻率控制延遲電路 41
一、移位暫存器 41
二、主從式D型正反器 42
1.電路概念 42
2.加上負載的模擬結果 44
3.產生控制電路時脈的思考 46
第五章 嵌入式EEPROM系統架構與控制時脈產生電路 48
第一節 時脈產生電路整體架構與動作流程 48
一、寫入/抹除的整體電路架構 48
二、單純讀取的整體電路架構 49
第二節 寫入/抹除與讀取的詳細電路 51
一、控制時脈產生的方式 51
二、資料判讀時脈產生電路 51
三、Program/Erase/Read 驗證訊號產生電路 53
四、Data Exchanging 時脈產生電路 56
五、單純讀取的時脈產生方式 56
六、參考電壓切換電路 57
七、額外的時脈產生電路 58
第三節 整體系統模擬結果 59
一、寫入模擬 60
二、抹除模擬 63
三、讀取模擬 65
四、消耗功率 66
第四節 整體電路佈局圖及量測結果 66
一、電路佈局圖 66
二、量測結果 68
第六章 未來結果與討論 70
參考文獻 71
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