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研究生:顏偉光
研究生(外文):Wei-Kuang Yen
論文名稱:低功率低密度同位元查核碼解碼器設計
論文名稱(外文):Design of Low Power Low Density Parity Check Code Decoder
指導教授:林泓均
學位類別:碩士
校院名稱:國立中興大學
系所名稱:電機工程學系所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
畢業學年度:96
語文別:中文
論文頁數:61
中文關鍵詞:解碼器低功率高傳輸速度
外文關鍵詞:DecoderLow powerHigh throughput
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本論文提出了一個高傳輸速度的低密度同位查核碼解碼器之硬體設計電路,使用矩陣大小為512×1024、行權重及列權重分別為3、6之規則隨機查核矩陣,在硬體架構上分成四個單元,分別為:變數點單元、查核點單元、記憶體單元及配置單元。記憶單元利用了Artisan 2-Ports Register File加上暫存器架構而成,並經由適當的規劃大幅降低了Register File所需要的個數及面積;查核點單元以min-sum演算法來做為硬體設計原則。
在傳輸速度方面,由於傳統的解碼方式在對一段編碼進行解碼時,變數點單元及查核點單元有一半的時間沒有作用,利用適當的編排讓這一半的空閒的時間來進行解碼,如此可讓傳輸速度提升至原本設計的兩倍,以大幅降低功率。
本論文之設計以TSMC 0.18μm CMOS技術合成,在頻率為50MHz、解碼次數為8次時,傳輸速度可達到1.47Gbps,cell area為3.6 (mm2),功率消耗為297 mW。
In this thesis, a high throughput decoder for Low Density Parity Check Code is presented. The (512, 1024) check matrix is a regular matrix whose column weight and row weight are 3 and 6, respectively. There are 4 units which including a Variable Node Unit (VNU), a Check Node Unit (CNU), a Memory Unit and a Distributor. The Memory Unit is composed of Artisan 2-Ports Register Files and registers. The size of the Register Files was greatly reduced with appropriate arrangement. The Min-sum algorithm was applied in CNU.
During the decoding process of the traditional decoding method, CNU and VNU operations are active alternatively in every decoding iteration. To increase the throughput, these idled CNU and VNU circuit blocks can be utilized more efficiently by using Partition-and-Shift method. Therefore, the throughout is increased to almost two times, and power dissipation can be reduced significantly.
  In this thesis, the design was synthesized using TSMC 0.18 μm CMOS technology. It can achieve 1.47 Gbps throughput with 8 iterations in cell area of 3.6 (mm2). The power dissipation is 297 mW at clock frequency of 50MHz.
摘要 III
ABSTRACT IV
目錄 V
圖目錄 VIII
表目錄 X
第一章 序論 1
第一節 通訊系統及錯誤控制碼簡介 1
第二節 章節簡介 2
第二章 低密度同位元查核碼之編碼及解碼 3
第一節 低密度同位元查核碼 3
第二節 低密度同位元查核碼之編碼 4
一、產生矩陣法 4
二、下三角矩陣逼近法 5
第三節 訊息傳遞理論 6
一、查核點單元 6
二、變數點單元 10
第四節 低密度同位元查核碼之解碼演算法 12
一、資料型態為Likelihood Ratio之和-積解碼演算法(LR-SPA) 12
二、資料型態為Log Likelihood Ratio之和-積解碼演算法(LLR-SPA) 13
三、Min-Sum演算法(MSA) 16
第三章 低密度同位查核碼解碼器效能分析 20
第一節 解碼次數之效能分析 21
第二節 資料長度之效能比較與選擇 22
第三節 分割轉移矩陣 25
第四節 改良式分割轉移矩陣之效能分析 28
第四章 低功率之低密度同位查核碼解碼器設計 31
第一節 整體架構簡介 31
第二節 單路徑解碼器設計 34
一、變數點單元 34
二、查核點單元 37
三、記憶體單元 41
(一) Artisan 2-Ports Register File簡介 41
(二) 利用Artisan 2-Ports Register File架構記憶體單元設計方法 43
四、配置單元 46
第三節 低功率解碼器設計(一) 50
第四節 低功率解碼器設計(二) 54
第四節 結果與比較 56
第五章 結論 59
第六章 參考文獻 60
[1] Simon Haykin, “Communication Systems 4th Edition,” John Wiley & Sons, Inc.
[2] R. G. Gallager, “Low density parity check codes,” IRE Trans. Inf. Theory, vol. IT-8, no. 1, pp. 21–28, Jan. 1962.
[3] C. E. Shannon, “A Mathematical Theory of Communication,” Bell System Technical Journal, vol. 27, pp. 379-426, 623-656, July, October, 1948.
[4] Thomas J. Richardson and Rudiger L. Urbanke, “Efficient Encoding of Low-Density Parity-Check Codes,” IEEE Transactions on Information Theory, vol. 47, no. 2, pp.638 – 656, Feb 2001
[5] Xiao-Yu Hu, Evangelos Eleftheriou, Dieter-Michael Arnold, and Ajay Dholakia, “Efficient Implementations of the Sum-Product Algorithm for Decoding LDPC Codes,” IEEE Global Telecommunications Conference, pp.1036-1036E, 2001
[6] Jin Lu Membe and José M. F. Moura, “Partition-and-Shift LDPC Codes” IEEE Transactions on Magnetics, vol. 41, no. 10, October 2005
[7] Artisan Standard Library Register File Generator User Manual
[8] Shu Lin, J. Daniel, Jr. Costello, “Error Control Coding Fundamentals and Applications,” New Jersey, NJ: Prentice-Hall, 1983.
[9] Sang-Min Kim and Keshab K. Parhi, “Overlapped decoding for a class of quasi-cyclic LDPC codes,” IEEE Signal Processing Systems (SIPS 2004), pp.113-117, 2004.
[10] A. Blanksby and C. Howland,“A690-mw1-Gb/s 1024-b,rate-1/2 low-density parity-check code decoder,” IEEE J. Solid-State Circuits, vol. 37, no. 3, pp. 404–412, Mar. 2002
[11] Chih-Hao Liu, Shau-Wei Yen, Chih-Lung Chen, Hsie-Chia Chang, Chen-Yi Lee, Member, IEEE,Yar-Sun Hsu, and Shyh-Jye Jou, “An LDPC Decoder Chip Based on Self-Routing Network for IEEE 802.16e Applications,” IEEE Journal of Solid-State Circuits, vol. 43, no. 3, March 2008
[12] Ahmad Darabiha, Anthony Chan Carusone and Frank R. Kschischang “Power Reduction Techniques for LDPC Decoders”, IEEE J. Solid-State Circuits, vol. 43,no. 8,pp.1835-1845,Aug 2008
[13] 林彥志, “低功率低密度同位元查核碼解碼器設計”, 2007年碩士論文, 國立中興大學。
[14] Chien-Ching Lin, Kai-Li Lin, Hsie-Chia Chang and Chen-Yi Lee, “A 3.33Gb/s(1200,720) Low-Density Parity Check Code Decoder,” Proc. of European Solid-State Circuits Conference, pp. 211-214, 2005
[15] Sang-Min Kim; Parhi, K.K., “Overlapped decoding for a class of quasi-cyclic LDPC codes,” IEEE Signal Processing Systems, pp. 113-117, 2004.
[16] Hao Zhong and Tong Zhang, “Design of VLSI Implementation-Oriented LDPC Codes,” IEEE Semiannual Vehicular Technology Conference (VTC) , pp.670-673, Oct. 2003
[17] Jeremy Thorpe, “Design of LDPC Graphs for Hardware Implementation,” IEEE International Symp. Information Theory, pp. 483, 2002
[18] Emmanuel Boutillon, Jeff Castura, Frank R.Kschischang, “Decoder-First Code Design,” Proc. of the 2nd International Symposium on Turbo code and Related Topics, Brest, France, pp. 459-462, Sep. 2000
[19] Joachim Hagenauer, Elke Offer, and Lutz Papke, “Iterative Decoding of Binary Block and Convolutional Codes,” IEEE Transactions on Information Theory, vol. 42, no. 2, pp. 429-445, Mar. 1996
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