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研究生:黃博彥
研究生(外文):Bo-yen Huang
論文名稱:應用於WiMAX通訊系統之Σ-Δ分數型頻率合成器設計
論文名稱(外文):Design of Sigma-Delta Fractional-N Frequency Synthesizer for WiMAX Communication System
指導教授:薛木添
指導教授(外文):Muh-Tian Shiue
學位類別:碩士
校院名稱:國立中央大學
系所名稱:電機工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2007
畢業學年度:96
語文別:中文
論文頁數:56
中文關鍵詞:頻率合成器三角積分調變器
外文關鍵詞:Frequency synthesizersigma-delta modulator
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近年來,隨著科技的發展,頻率合成器在通訊系統中除了要有良好的相位雜訊外,也需要有寬的可合成範圍,在本論文中設計了一個適用於WiMAX通訊系統中且具有寬頻合成範圍的分數型頻率合成器,其中包含了相位頻率檢測器(PFD)、充電泵(CP)以及迴路濾波器(LF)、互補式LC交錯耦合壓控振盪器(VCO)、脈衝吞噬除頻器、三角積分調變器(SDM)。在壓控振盪器的部份,加入了二進位權重式開關,已達到可調頻寬夠大;在三角積分調變器的方面,為了避免電路的不穩定發生,使用多級雜訊整形(MASH)架構。整體的鎖定時間經由模擬大約16μs,可合成的頻率為3.4~4.2GHz,適用於WiMAX通訊系統中。
Recently, with the technology develop, the frequency synthesizer has not only a good phase noise performance but also a wide synthesizable range. In the thesis, the author designs a fractional frequency synthesizer with a wide bandwidth for WiMAX communication system. This frequency synthesizer includes the phase frequency detector, charge pump, loop filter, complementary LC cross couple voltage control oscillator, pulse swallow counter divider, sigma-delta modulator. In the VCO, a binary weighted band switching capacitors skill is used to make the tuning range wide enough; in sigma-delta modulator, in order to avoid the circuit unstable, the Multi stAge Noise Shaping(MASH) architecture is adopted. The locking time in this work is about 16μs, and it can synthesize the frequency from 3.4 to 4.2 GHz and it is suitable for WiMAX communication system.
摘要 I
Abstract II
致謝 III
圖目錄 V
表目錄 VIII
第一章 緒論 1
1.1簡介 1
1.2章節規劃 2
第二章 頻率合成器簡介 4
2.1 整數型頻率合成器 4
2.2 分數型頻率合成器 8
2.3 使用三角積分調變器的分數型頻率合成器 10
第三章 三角積分調變器 11
3.1多級雜訊整形三角積分調變器 11
3.1.1一階三角積分調變器 11
3.1.2二階三角積分調變器 15
3.1.3三階三角積分調變器 17
3.2 單迴路三角積分調變器 21
第四章 分數型頻率合成器設計 26
4.1 分數型頻率合成器系統模擬 27
4.2 分數型頻率合成器電路製作 29
4.2.1相位頻率檢測器 29
4.2.2充電泵 31
4.2.3迴路濾波器 33
4.2.4壓控振盪器 35
4.2.5脈衝吞噬除頻器 41
4.2.6多級雜訊整形(MASH)三階三角積分調變器 45
4.2.7系統電路模擬結果 49
4.2.8壓控振盪器之量測結果 51
第五章 結論 53
參考文獻 53
[1] Behzad Razavi, Design of Analog CMOS Integrated Circuits. Mc Graw Hill, 2001.
[2] R.C. Chang, L.C. Kuo, “A differential type CMOS phase frequency detector,” Proceedings of the Second IEEE Asia Pacific Conference, pp.61-64
[3] 劉深淵, 楊清淵, “鎖相迴路,” 滄海書局, 2006.
[4] E.J. Hernandez, A.D. Sanchez , “Positive Feed-back CMOS charge-pump circuit for PLL Applications,” Proceedings of the 44th IEEE 2001 Midwest Symposium, vol. 2, pp.836-839, 2001
[5] S. Pamarti, L. Jansson, and I. Galton, “A wideband 2.4-GHz delta-sigma fractional-N PLL with 1-Mbs/s in-loop modulation,”IEEE J. Solid-State Circuits, pp. 49-62, Jan. 2004
[6] B. De Muer and M. S. J. Steyaert, “A CMOS monolithic Delta-Sigma controlled fractional-N frequency synthesizer for DCS-1800,”IEEE J. Solid-State Circuits, pp. 835-844,July 2002.
[7] R. E. Best, Phase-Lock Loops. 3rd ed. New York , NY: McGraw-Hill, Inc., 1997.
[8] B. Razavi, “Challenges in the design of frequency synthesizers for wireless application,” in IEEE Custom Integrated Circuits Conf. Dig.,1997, pp.395-396
[9] 何文豪,採用單迴路積分調變器的頻率合成器,國立中山大學電機工程研究所碩士論文,2005
[10] 羅正斌,頻率合成器之分數式架構非線性效應研究與混合訊號IC實現,國立中山大學電機工程研究所碩士論文,2006
[11] 高曜煌, “射頻鎖相迴路IC設計,” 滄海書局, 2005.
[12] J. J. Rael and A. A. Abidi, “Physical Processes of Phase Noise in Differential LC Oscillators,” IEEE Custom Integrated Circuits Conference, pp. 569-572, May 2000
[13] J. Navarro Soares, Jr., and W. A. M. Van Noije, “A 1.6-GHz Dual Modulus Prescaler Using the Extended True-Single-Phase-Clock CMOS Circuit Technique (E-TSPC)”, IEEE J. Solid-State Circuits,Vol. 34 No. 1, Jan. 1999
[14] B. De Muer, and M. S. J. Steyaert, “A CMOS Monolithic Sigma-Delta-Controlled Fractional-N Frequency Synthesizer for DCS-1800,” IEEE J. Solid-State Circuits, Vol. 37, pp. 835-844, July 2002
[15] T. P. Kenny, T. A. D. Riley, N. M. Filiol, and M. A. Copeland, “Design and Realization of A Digital Delta-Sigma Modulator for Fractional-N Frequency Synthesis,” IEEE Trans. Vehicular Technology, Vol. 35, pp.510-521, March 1999.
.[16] J. Navarro Soares Jr., and W. A. M. Van Noije, “A 1.6-GHz Dual Modulus Prescaler Using the Extended True-Single-Phase-Clock CMOS Circuit Technique (E-TSPC),” IEEE J. Solid-State Circuits, Vol. 34, pp. 97-102, Jan. 1999.
[17] S. Pellerano, S. Levantino, C. Samori, and A. L. Lacaita, “A 13.5-mW 5-GHz Frequency Synthesizer With Dynamic-Logic Frequency Divider,” IEEE J. Solid-State Circuits, Vol. 39, pp. 378-383, Feb. 2004.
[18] M. H. Perrott, M. D. Trott, and C. G. Sodini, “A Modeling Approach for S-D Fractional-N Frequency Synthesizers Allowing Straightforward Noise Analysis,” IEEE J. Solid-State Circuits, Vol. 37, pp. 1028-1038, Aug. 2002.
[19] IEEE Standard for local and metropolitan area networks.
[20] T. A. Riley, M. A. Copeland, and T. A. Kwasniewski, “Delta-Sigma Modulation in Fractional-N Frequency Synthesis,” IEEE J. Solid-State Circuits, Vol. 28, pp. 553-559, May 1993.
[21] B. Razavi, “Challenges in the Design of Frequency Synthesizers for Wireless Applications,” IEEE Custom Integrated Circuits Conf., pp. 395-402., May 1997.
[22] W. Rhee, B. S. Song, and A. Ali, “A 1.1-GHz CMOS Fractional-N Frequency Synthesizer with a 3-b third-order Delta-Sigma Modulator,” IEEE J. Solid-State Circuits, pp. 1453-1460, Oct. 2000.
[23] F. M. Gardner, “Charge-Pump Phase-Locked Loops,” IEEE Trans. Comm. Vol. COM-28, pp. 1849-1858, Nov. 1980.
[24] Ali Hajimiri and Thomas H. Lee ,”Design Issues in CMOS Differential LC Oscillators,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, NO. 5, MAY 1999.
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