臺灣博碩士論文加值系統

中文摘要
本文將介紹堆疊封裝技術之矽穿孔製程技術在矽穿孔製程完成後，經由Through-Silicon Via (TSV)慣穿晶片間之銅柱進行微細凸塊製程加工，並利用微細凸塊進行晶片與晶片直接由凸塊相互連接合，在堆疊封裝製程中達到垂直連接之目的，所延伸發展的微凸塊之連接技術。本文將探討目前半導體業界所提出之製程方法與結構，並運用有限元素分析法來進行微細金屬凸塊之結構分析，提供未來設計之依據。

This article introduces the technology of chip stacking using micro bump bonding, which is the interconnection technology needed for Through-Silicon Via (TSV). By the micro bump fabricated on the copper column which acts as the interconnection through the chip, we can stack different chips by the micro bumps bonding and achieve the vertical interconnections between chips. This article also discusses the TSV structure and process method of the major semiconductor industries. The Finite Element Method (FEM) is applied to analyze the bump structure and provide the database for future package design.

目錄
中文摘要 i
英文摘要 ii
謝誌 iii
目錄 iv
圖目錄 vi
表目錄 ix
第一章 緒論 1
1.1前言 1
1.2 研究背景與動機 2
1.3 論文架構 3
第二章 文獻探討 5
2.1 封裝介紹 5
2.2 封裝接合技術 14
2.3 封裝材料介紹和技術發展 20
2.4 先進封裝製程介紹 24
第三章 研究方法 31
3.1 封裝電氣功能與高頻結構分析 31
3.2 有限元素法簡介 35
第四章 模擬實驗與分析 40
4.1 結構模型建立 40
4.2 模型分析處理 44
4.3 模型分析比較 50
第五章 結論與展望 57
5.1 結論 57
5.2 未來展望 58
參考文獻 60


圖目錄
圖 1-1 Moore’s law 1
圖 1-2 ITRS 發表未來的發展技術 2
圖 2-1 晶圓薄化研磨 6
圖 2-2 晶圓切割 6
圖 2-3 晶片貼於Substrate上 7
圖 2-4 封膠外觀 7
圖 2-5 四邊引腳的QFP 封裝 9
圖 2-6 球陣列封裝 10
圖 2-7 覆晶封裝 10
圖 2-8 晶片尺寸封裝 11
圖 2-9 多晶片模組 11
圖 2-10 系統封裝系列封裝 12
圖 2-11 階梯式晶片堆疊 13
圖 2-12 間隔式晶片堆疊 13
圖 2-13 兩層式晶片堆疊 13
圖2-14 LCD面板的驅動IC封裝 14
圖2-15 銲線接合 15
圖2-16 熱壓接合與超音波接合 16
圖2-17 COF(Chip On Flim)封裝 17
圖2-18 錫凸塊製造流程 19
圖2-19 矽穿孔堆疊技術 24
圖2-20 矽穿孔製造流程 26
圖2-21 深反應離子蝕刻 26
圖2-22 深反應離子蝕刻原理 28
圖2-23 電鍍填孔 28
圖2-24 錫凸塊外觀 29
圖2-25 金凸塊製造流程 30
圖2-26 金凸塊SEM圖 30
圖3-1 Delay Time 比較 34
圖3-2 Return Loss 比較 34
圖3-3 Insertion Loss 比較 35
圖3-4 有限元素法基本概念 37
圖4-1 二維結構之模型 41
圖4-2 封裝切斷面 41
圖4-3 模型網格切割 42
圖4-4 錫凸塊模型 46
圖4-5 銅凸塊模型 46
圖4-6 銅-金凸塊模型 47
圖4-7 錫凸塊模型網格切割 48
圖4-8 銅凸塊模型網格切割 48
圖4-9 銅-金凸塊模型網格切割 49
圖4-10 錫凸塊應力分佈 51
圖4-11 銅凸塊應力分佈 51
圖4-12 銅-金凸塊應力分佈 52
圖4-13 錫凸塊之銲墊應力分佈 53
圖4-14 銅凸塊之銲墊應力分佈 53
圖4-15 銅-金凸塊之銲墊應力分佈 54
圖4-16 錫凸塊微小化趨勢 56


表目錄
表3-1 微凸塊結構與銲線結構 33
表4-1 各元件材料特質 43
表4-2 結構整合分析表 55

[1] http://www.intel.com/technology/mooreslaw/
[2] http://www.itrs.net/Links/2007ITRS/Home2007.htm
[3] 江國寧， “微電子系統封裝基礎理論與應用技術” 滄海書局，台中，民國95。
[4] 董鐘明， “SoC趨勢下的封測技術變革與廠商發展策略”工業技術研究院，新竹，民國93。
[5] http://www.emc3d.org/libraryPresentations.html
[6] Silke Spiesshoefer, Leonard Schaper, Susan Burkett, Gowtham Vangara, Ziaur Rahman, Parthiban Arunasalam, "Z-Axis Interconnects Using Fine Pitch, Nanoscale Through-Silicon-Vias: Process Development," Electronic Components and Technology Conference 2004, pp.466-470.
[7] Ranganathan Nagarajan, Liao Ebin, Lee Dayong, Soh Chee Seng, Krishnamachar Prasad and N.Balasubramanian, " Development of a Novel Deep Silicon Tapered Via Etch Process for Through-Silicon Interconnection in 3-D Integrated System," Electronic Components and Technology Conference 2006, pp.383-387.
[8] S.W. Ricky Lee, Ronald Hon, Shawn X. D. Zhang, C. K. Wong," 3D Stacked Flip Chip Packaging with Through Silicon Vias and Copper Plating or Conductive Adhesive Filling," Electronic Components and Technology Conference 2005, pp. 795-801.
[9] http://www.fupo.com.tw/c_gold_bump.html
[10] 郭嘉龍編譯，“半導體封裝工程” 全華，臺北市，民國88。
[11] 鐘文仁、陳佑任，“IC 封裝製程與CAE應用” 全華，臺北市，民國92。
[12] Mark Huang, Ong Gee Yeow, Chia Yong Poo, and Tom Jiang, "A Study on Copper Pillar Interconnect in Flip-Chip-On-Module Packaging," 9th Electronics Packaging Technology Conference 2007, pp. 325-330.
[13] 李輝煌，“ANSYS 工程分析基礎與觀念”高立圖書有限公司，台北，2005。
[14] Jinhua Yu, Ashok Anand, YC Mui, Parthasarathy Srinivasan, Raj Master, "Reliability Study on Copper Pillar Bumping with Lead Free Solder," 9th Electronics Packaging Technology Conference 2007, pp. 618-622.
[15] Catherine Ng, Chua Khoon Lam and Charles Lee, "Development of a FC/WB Stacked Die SiP with 100um Pitch F2F Micro-Bump Interconnection," Electronics Packaging Technology Conference 2006, pp. 103-108.
[16] 慈復明，”覆晶CSP焊錫熔點之可靠度分析” ，國立成功大學工程科學系碩士論文，2000。
[17] 劉振中，”無鉛錫球含多層金屬薄膜之晶圓級封裝結構應力分析” ，國立成功大學工程科學系碩士論文，2003年。