# 臺灣博碩士論文加值系統

(3.237.38.244) 您好！臺灣時間：2021/07/24 17:23

:::

### 詳目顯示

:

• 被引用:0
• 點閱:181
• 評分:
• 下載:46
• 書目收藏:0
 在本篇論文中，我們研究AES加密和解密的演算法，從硬體的角度分析各個模組，找出各種演算法節省各個模組的硬體電路，最後整合在一起設計出AES加解密運算器，以節省許多的硬體成本。在我們的設計中，我們選定明文和金鑰為128位元，回合次數為10這一組參數來做分析與實現。在SubByte和InvSubByte的部份，我們使用運算的方式代替原本的查表法，藉由此方式節省儲存的空間。在MixColumn和InvMixColumn的部分使用新的演算法代替原本的兩個8位元矩陣乘法，在KeyExpasion的部分我們使用on-the-fly的方式在每回合計算下回合的金鑰。最後合成硬體的部份，使用ModelSim和XlinixISE來計算電路的閘數 (閘數)。
 In the thesis, we discuss the algorithms in AES for hardware implementation. We evaluate various methods for each component to reduce hardware circuit, and finally put them together. We could save hardware by proposed method. For the modules of SubByte and InvSubByte, we save the storage by carrying out the inverse in finite filed, instead of looking up table. We use new methods for matrix multiplication in MixCloumn and InvMixCloumn. We calculate the round key on-the-fly and save a large amount of storage for storing these round keys. The algorithms are simulated by C and implemented by Verilog. We use ModelSim and XlinixISE for compiling the Verilog codes and synthesizing the circuits for gate-count report.
 第一章　　 序論第二章　　 AES簡介及數學理論第三章　　 AES演算法第四章　　 方法比較及系統架構第五章 結論及未來方向
 參考文獻1.H. Kuo, I. Verbauwhede and P. Schaumont, “A 2.29 Gbits/sec, 56 mWnon-pipelined Rijndael AES encryption IC in a 1.8 V, 0.18 /spl mu/m CMOStechnology”, Custom Integrated Circuits Conference, 2002.2.Alireza Hodjat and Ingrid Verbauwhede. A 21.54 Gbits/s Fully Pipelined AES Processor on FPGA. IEEE Conference on Field-Programmable Custom Computing Machines (FCCM),Page(s):308 - 309 ,20043.Richard Hobson and Scott Wakelin. An Area-Efficient High-Speed AES S-Box Method. IEEE Conference on System-on-Chip for Real-Time Applications, 2005. Proceedings, page(s):376 – 379, 20054.Johannes Wolkerstorfer, Elisabeth Oswald, and Mario Lamberger. An ASIC Implementation of the AES SBoxes. Proceedings CT-RSA 2002, page.29-52 2002.5.Henry Kuo, Ingrid Verbauwhede. Architectural Optimization for a 1.82 Gbits/sec VLSI Implementation of the AES Rijndael Algorithm. Proceedings CHES 2001, page.51–64, 2001.6.Henry Kuo. , Senior Member, IEEE, Patrick Schaumont, Student Member, IEEE, Design and Performance Testing of a 2.29-GB/s Rijndael Processor. IEEE Journal of Solid-State Circuits, page(s): 569- 572, 2003.7.Vincent Rijmen. Effcient Implementation of the Rijndael S-box. Available at http://www.esat.kuleuven.ac.be/~rijmen/rijndael.8.Alireza Hodjat and Ingrid Verbauwhede. Minimum Area Cost for a 30 to 70 Gbits/s AES Processor. IEEE Conference on VLSI, 2004. Proceedings. IEEE Computer society Annual Symposium on, Page(s):83 – 88, 2004.9.Alireza Hodjat and Ingrid Verbauwhede. Speed-Area Trade-off for 10 to 100 Gbits/s Throughput AES Processor. IEEE Conference on Signals, Systems and Computers, 2003. Conference Record of the Thirty-Seventh Asilomar Conference on, Volume 2, Page(s):2147 - 2150 Vol.2, 200310.Patrick R. Schaumont, Henry Kuo, and Ingrid M. Verbauwhede. Unlocking the Design Secrets of a 2.29 Gb/s Rijndael Processor. IEEE Conference on Design Automation Conference, 2002. Proceedings. 39th, Page(s):634 – 639 ,2002
 電子全文
 國圖紙本論文
 推文當script無法執行時可按︰推文 網路書籤當script無法執行時可按︰網路書籤 推薦當script無法執行時可按︰推薦 評分當script無法執行時可按︰評分 引用網址當script無法執行時可按︰引用網址 轉寄當script無法執行時可按︰轉寄

 1 數位全像3D物件加/解密技術之研究 2 AES加解密晶片之設計與實現 3 資料在電腦系統安全處理之研究 4 驗證加密表單應用於新聞儲存及播放之研究 5 建構新聞資料收集與發佈的安全環境之研究 6 高安全性的Twofish加解密晶片設計與FPGA實作 7 InfoPath電子表單安全控管設計與實作 8 車輛隨意網路模糊傳輸機制加密之研究 9 微軟Office文件加密與垃圾郵件過濾效能之分析 10 隨機選取的密碼方法 11 開放式網路系統上之身分確認與金匙交換協定 12 應用程式儲存之安全研究 13 運用2.43 GHz數位無線收發機之韌體加密與解密 14 網格環境中授權書加數位浮水印安全處理之研究 15 315.00MHz數位無線收發機之雙向韌體編解碼實現

 無相關期刊

 1 應用於AES查表法之電路架構探討與設計 2 高效率及無記憶體AES-128/192/256加解密核心硬體設計 3 基於漢明差值與觸動計數模型之差分能量分析與實作-以AES晶片為例 4 32位元小面積之嵌入式AES的FPGA設計與影像應用 5 AES系統架設及Co/W(111)之磁性量測 6 AES加解密應用於無線射頻辨識系統之研究 7 基於AES的合成對偶密碼器之設計與實現 8 高效率的整合AES加密器與解密器之電路設計 9 利用可程式化邏輯陣列有效實現AES加解密演算法 10 低成本AES加密演算法的硬體設計與實現 11 植基於DAES金鑰在階層管理機制 12 小面積之高速32-BitAES的FPGA設計 13 使用客製指令軟硬體共同實現AES演算法 14 使用乘法器為基礎之AES與ECC加解密處理器 15 系統晶片之AES編解碼矽智產設計

 簡易查詢 | 進階查詢 | 熱門排行 | 我的研究室