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研究生:邱明傑
研究生(外文):Ming-Chieh Chiu
論文名稱:用於陣列壓阻式力量感測器之訊號處理電路設計
論文名稱(外文):The Design of Signal Process Circuits for Array-Type Piezoresistive Force Sensor
指導教授:黃榮堂黃榮堂引用關係
口試委員:宋國明張忠誠
口試日期:2008-07-10
學位類別:碩士
校院名稱:國立臺北科技大學
系所名稱:自動化科技研究所
學門:工程學門
學類:機械工程學類
論文種類:學術論文
論文出版年:2008
畢業學年度:96
語文別:中文
論文頁數:73
中文關鍵詞:陣列力量感測器微機電類比積體電路
外文關鍵詞:ArrayForce SensorMEMSAnalog Integrated Circuit
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隨著半導體製程技術的蓬勃發展,微機電技術日趨成熟,並可與積體電路整合發展成一系統晶片(SOC)於以提升性能,並可降低在製作上的成本,而本論文的目的為實現陣列式訊號處理電路之設計與佈局,並且比較佈局前後的性能變化。最後使用標準CMOS製程將陣列壓阻式力量感測器與其訊號處理電路整合於同一晶片中,使其可應用在晶圓級的探針卡的線上即時探針之狀態監測。由量測結果可知所設計的運算放大器可應用於訊號放大之用,以及定址訊號可正確控制各感測器上所裝置的類比開關。
  本晶片使用國家晶片系統設計中心(NSC Chip Implementation Center, CIC)所提供的台灣積體電路(TSMC)0.35µm Mixed-Signal 2P4M Polycide 3.3/5V的製程,並使用Hspice電路模擬軟體進行模擬和Laker軟體進行佈局。
With the advent and rising development of semiconductor technology, MEMS technology also comes to maturity, and can be integrated together with IC to fabricate a system chip (SOC) to enhance the performance and get cost-down in fabrication. The purpose of this paper is to realize the design and layout of array type signal process circuits, moreover to compare the differences of performance between pre-sim and post-sim. Finally, this study integrates array type piezoresistive force sensor with signal processing circuitry in the standard CMOS technology, and lead its application to on-line real-time monitor the contact force of probe card. We prove the design of operational amplifier can be applied to amplify signal and the specific signal can control analog switches on each sensor accurately from measurement results.
The chip design was based on 0.35μm Mixed-Signal 2P4M Polycide 3.3/5V Manufacture process of TSMC provided by NSC chip Implementation Center. Finally, Hspice software was employed to simulate the circuit and Laker software was used to implement layout.
目 錄

中文摘要 i
英文摘要 ii
誌謝 iii
目錄 iv
表目錄 vii
圖目錄 viii
第一章 緒論 1
1.1 研究背景 1
1.2 研究動機與目的 3
1.3 文獻回顧 3
1.4 論文架構 4
第二章 陣列壓阻式力量感測器作動原理及其應用於垂直式探針卡之簡介 5
2.1 壓力感測器發展過程 5
2.2 壓阻式壓力感測器感測原理 6
2.3 CMOS-MEMS 設計流程 8
2.4 感測器製程及結構 10
2.5 應用於垂直式探針卡之簡介 13
第三章 系統架構分析設計 16
3.1 系統架構簡介 16
3.2 陣列式系統訊號處理電路設計與模擬 17
3.2.1 計數器之設計與模擬 18
3.2.2 解碼器之設計與模擬 20
3.2.3 定址訊號產生模擬 21
3.2.4 類比開關訊號傳遞模擬 22
3.2.5 定址訊號產生之後模擬結果 23
3.3 電壓量測電路架構 23
3.3.1 使用單一運算放大器構成之訊差量測電路 25
3.3.2 使用二組運算放大器構成之訊差量測電路 26
3.3.3 使用三組運算放大器構成之訊差量測電路 26
第四章 類比訊差放大器之內部運算放大器分析與設計 28
4.1 理想運算放大器簡介 28
4.2 運算放大器之非理想特性 29
4.3 基本運算放大器內部架構 33
4.3.1 伸縮型疊接運算放大器 33
4.3.2 摺疊式疊接運算放大器 34
4.3.3 雙級運算放大器 35
4.3.4 調整式疊接之高增益運算放大器 36
4.3.5 各種運算放大器之組態比較 37
4.4 雙級運算放大器之設計與模擬 38
4.4.1 電路設計概述 38
4.4.2 電路設計原理 39
4.4.3 電路模擬結果 42
4.5 電壓量測電路模擬 53
第五章 晶片佈局設計簡介及製作 57
5.1 晶片佈局 57
5.1.1 佈局概述 57
5.1.2 使用不同的電源電壓 59
5.1.3 元件佈局方式 59
5.1.4 運算放大器內部輸入差動對佈局 61
5.2 晶片佈局製作與初步量測結果 62
5.2.1 晶片佈局製作 62
5.2.2 晶片初步量測結果 64
第六章 結論與未來展望 69
6.1 結論 69
6.2 改進與未來研究方向 69
參考文獻 71
參考文獻

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