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研究生:吳庚翰
研究生(外文):Geng-Han Wu
論文名稱:100MHz10位元之數位發射機設計
論文名稱(外文):Design of the 100 MHz 10 Bit Digital Transmitter
指導教授:宋國明宋國明引用關係
指導教授(外文):Guo-Ming Sung
學位類別:碩士
校院名稱:國立臺北科技大學
系所名稱:電機工程系所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2008
畢業學年度:96
語文別:中文
論文頁數:71
中文關鍵詞:數位發射器數位類比轉換器線驅動器
外文關鍵詞:Digital TransmitterDigital to Analog ConverterLine Driver
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本論文旨在設計並製作一個工作電壓1.8 V,操作頻率100 MHz之CMOS數位發射機,主要包含有:10位元100 MHz之數位類比轉換器、一階低通濾波器與電流模式全差動線驅動器等單元,並採用TSMC 0.18 μm 1P6M CMOS製程技術來實現。
就數位類比轉換器而言,為了達到高速操作頻率的需求,故採用電流切換式之架構。但由於製程參數漂移的關係,會影響數位類比轉換器的精確度,故本論文參考一個電流源偏壓技巧,藉以改善臨界電壓漂移與電源導線壓降所造成的電流誤差,並應用於電流源的設計上。為了將數位電路之速度與複雜度、佈局面積及差動非線性誤差(Differential Nonlinearity Error)做最佳化之設計考量,本論文另採用一個等效於八位元之溫度計碼(Thermometer Code)解碼架構,並對電流源採用四象限對稱佈置,藉以消除線性和拋物線梯度誤差。
就線驅動器而言,為了得到較高的功率效益,必須由去除輸出阻抗匹配電阻與低電壓電路架構兩方面著手。在輸出阻抗匹配電阻的部份,採用合成(Synthesis)的方式,此合成電路能產生輸出阻抗匹配電阻,藉以降低電路的功率消耗、提升功率效益。在低電壓電路設計部份,將電路分別利用兩條不同的電壓源路徑來達成,避免電壓源路徑疊加,藉以實現低電壓的電路設計。此外,本論文進而利用濾波電容及對大寄生電容端點提供前饋的充放電路徑來解決AB類放大(Class-AB)的零交越失真問題,並於線驅動器後級加上電流迴授補償電路,以提高線性度。本線驅動器在1.8 V的供應電壓下,能驅動100 Ω輸出端負載,產生100 MHz、-48 dB THD與2 VPP的電壓訊號振幅。
This thesis presents the design and implementation of a 1.8 V, 100 MHz CMOS digital transmitter. The digital transmitter consists of a 10-bit 100 MHz digital-to-analog converter (DAC), a low-pass filter, and a fully differential current-mode line-driver, which has been fabricated with the TSMC 0.18 μm 1P6M CMOS technology.
To increase the operating speed, the design digital-to-analog converter is based on the current-switch mode. Furthermore, we use a new current-source biasing technique to reduce the current error caused by inevitable threshold-voltage variation. It deserves noticing that the digital-to-analog converter consists of 8-bit thermometer-encoding and 2-bit binary-encoding. The goal is to achieve smaller layout area, to reduce the complexity of digital circuit, and to decrease the differential nonlinearity error (DNL).
For the design of line driver, this thesis focuses on the impedance-matching scheme and low-voltage architecture to achieve high power efficiency. The utilization of impedance synthesis is to eliminate the matching resistor which works with extra power consumption. A low-voltage class-AB output structure is also demonstrated. Furthermore, the capacitive feedforward path is used to reduce the crossover distortion and the current-feedback circuit is added to line driver to increase linearity. The simulated results show that the output voltage swing of the line driver is 2 VPP. Over a 100 Ω differential load, and the THD is -48 dB with the operating frequency of 100 MHz at 1.8 V power supply.
中文摘要 i
英文摘要 iii
誌謝 v
目錄 vi
表目錄 viii
圖目錄 ix
第一章 緒論 1
1.1 研究動機 1
1.2 論文架構 2
第二章 數位類比轉換器.................................................................................................3
2.1 簡介 3
2.1.1 重要規格之定義 4
2.2 電流切換式數位類比轉換器 5
2.2.1 二進位制數位類比轉換器 5
2.2.2 等電流源數位類比轉換器 5
2.2.3 區段式數位類比轉換器 7
2.3 數位輸入碼最佳化之配置考量 8
2.4 等效於八位元溫度計碼解碼之原理與架構 11
2.4.1 矩陣式電流源佈局 11
2.4.2 對稱矩陣式電流源佈局 11
2.5 電流源電路之設計與模擬 13
2.5.1 抗製程變因的偏壓電流源技術 13
2.5.2 增加電流源輸出阻抗技術 14
2.5.3 減少開關切換突波對電流源之影響 14
2.5.4 低臨限電壓門閂電路 18
2.5.5 溫度計編碼器電路 19
2.5.6 電流源梯度誤差之問題與解決技術 22
2.6 數位類比轉換器模擬結果 24
第三章 線驅動器 28
3.1 線驅動器之簡介與設計考量 28
3.2 線驅動器之基本原理及架構 28
3.2.1 線驅動器之驅動方式 28
3.2.2 全差動電流迴授模式之線驅動器 30
3.3 低電壓線驅動器之設計 32
3.3.1 誤差放大器之架構 32
3.3.2 誤差放大器架構實現低電壓線驅動器 34
3.4 線驅動器阻抗匹配之設計 35
3.4.1 線驅動器阻抗匹配之原理 35
3.4.2 線驅動器阻抗匹配之電路實現 36
3.5 利用合成技術來實現低電壓線驅動器 37


3.6 諧波失真抑制之設計 39
3.6.1 利用前饋電容抑制諧波失真之設計 39
3.6.2 利用電流迴授補償電路改善諧波失真之設計 40
3.7 線驅動器之模擬結果 43
第四章 數位發射機之設計 49
4.1 數位發射機之簡介 49
4.2 數位類比轉換器之偏壓電路設計 50
4.2.1 定電流分散式偏壓電路 50
4.2.2 定電流產生電路 50
4.2.3 寬擺幅定電導之偏壓電路 52
4.2.4 分散式偏壓電路 55
4.3 線驅動器之偏壓電路設計 56
4.4 數位發射機之模擬結果 57
第五章 線驅動器電路佈局與量測結果 60
5.1 簡介 60
5.2 測試環境 61
5.3 整體佈局圖 62
5.4 晶片量測結果 63
5.5 HSPICE模擬驗證晶片結果 65
第六章 結論與未來研究方向 67
6.1 結論 67
6.2 未來研究方向 68
參考文獻 69




表目錄

表2.1 二進位制與等電流源數位類比轉換器之標準差比較 9
表2.2 二進位制與等電流源數位類比轉換器之面積比較 9
表2.3 溫度計碼編碼器真值表 20
表2.4 數位類比轉換器特性模擬結果 27
表3.1 線驅動器特性模擬結果 48
表4.1 數位發射機特性模擬結果 59
表5.1 量測儀器與型號 61
表5.2 模擬值與量測結果之比較列表 64






















圖目錄

圖1.1 十億位元乙太網路之系統架構 2
圖2.1 二進位制數位類比轉換器之基本電路架構 6
圖2.2 等電流源數位類比轉換器之基本電路架構 7
圖2.3 區段式數位類比轉換器之基本架構 8
圖2.4 標準化面積與區段化程度之關係圖 10
圖2.5 矩陣式電流源佈局 12
圖2.6 對稱矩陣式電流源佈局 12
圖2.7 抗製程變因的偏壓電流源 13
圖2.8 增加電流源輸出阻抗 14
圖2.9 未串聯緩衝電晶體之電流源電路 15
圖2.10 串聯緩衝電晶體對之電流源電路 16
圖2.11 串聯緩衝電晶體對之電流源電路(電晶體由OFF→ON) 16
圖2.12 串聯緩衝電晶體對之電流源電路(電晶體由ON→OFF) 17
圖2.13 串聯緩衝電晶體前後突波抑制比較圖 17
圖2.14 低臨限電壓門閂電路 18
圖2.15 低臨限電壓門閂電路模擬波形 19
圖2.16 溫度計碼轉換電路 20
圖2.17 六位元的溫度計編碼電路 21
圖2.18 電流源矩陣解碼器 21
圖2.19 拴鎖電路 21
圖2.20 二維線性梯度誤差分佈圖 22
圖2.21 拋物線性梯度誤差分佈圖 22
圖2.22 (a)相同位置佈局(b)鏡面位置佈局 23
圖2.23 四象限交叉對稱順序排列方式 24
圖2.24 全部數位碼模擬結果 25
圖2.25 一般情況突波模擬結果 25

圖2.26 最差情況突波模擬結果 25
圖2.27 上升、下降及穩定時間之模擬結果 26
圖2.28 正弦波輸出之模擬結果 26
圖2.29 差動非線性誤差值模擬結果 27
圖2.30 整體非線性誤差值模擬結果 27
圖3.1 電壓源驅動方式 29
圖3.2 電流源驅動方式 29
圖3.3 全差動電流迴授模式線驅動器 30
圖3.4 折疊式串接電流迴授放大器之半邊電路 31
圖3.5 電流模式誤差放大器架構輸出級 33
圖3.6 電流模式誤差放大器架構輸出級之靜態漂移電流分析圖 33
圖3.7 利用誤差放大器架構實現低電壓線驅動器 34
圖3.8 輸出阻抗合成示意圖 36
圖3.9 輸出阻抗合成電路 37
圖3.10 利用合成技術來實現低電壓線驅動器之電路圖 38
圖3.11 100 MHz輸出波形模擬圖及快速傅立葉轉換結果 38
圖3.12 利用前饋電容抑制諧摸失真之電路 40
圖3.13 線驅動器之電流擷取圖 41
圖3.14 電流補償電路 41
圖3.15電流補償電路(a)共模訊號(b)差動訊號模擬圖 42
圖3.16 抑制諧波失真後,100 MHz輸出波形模擬圖及快速傅立葉轉換結果 43
圖3.17 線驅動器的閉迴路頻寬模擬結果 44
圖3.18 量測相位邊界之電路 44
圖3.19 相位邊界模擬結果 45
圖3.20 上升、下降時間模擬結果 46
圖3.21 輸出電壓與輸出電流模擬結果 46
圖3.22 輸出電壓與輸出電流模擬整理圖 47
圖3.23 總諧波失真改善前後比較圖 47
圖4.1 數位發射機之基本架構示意圖 49

圖4.2 定電流產生電路 51
圖4.3 PMOS輸入級折疊串接之運算放大器 51
圖4.4 定電導偏壓電路 53
圖4.5 寬擺幅定電導之偏壓電路電路圖 54
圖4.6 分散式偏壓電路示意圖 55
圖4.7 單位電流源偏壓電路 56
圖4.8 線驅動器之偏壓電路 56
圖4.9 線驅動器輸入級之偏壓電路 57
圖4.10 數位發射機輸出電壓與電流模擬結果 58
圖4.11 上升、下降及穩定時間之模擬結果 58
圖4.12 正弦波輸出電壓與電流模擬結果 59
圖5.1 測量環境示意圖 61
圖5.2 線驅動器之晶片佈局圖 62
圖5.3 線驅動器之電路配置圖 62
圖5.4 示波器所量之輸出結果 63
圖5.5 模擬傳輸線負載電阻上所量之波形 63
圖5.6 輸出波形之快速傅立葉轉換結果 64
圖5.7 全差動電流模式線驅動器 65
圖5.8 改變R2之輸出模擬結果 65
圖5.9 改變輸入訊號延遲時間之輸出模擬結果 66
[1]D. A. Johns and D. Essig, “Integrated Circuits for Data Transmission Over Twisted- Pair Channels,” IEEE Journal of Solid-State Circuits, vol. 32, no. 3, pp. 398–406, March 1997.
[2]M. Pelgrom, “A 50 mhz 10-bit CMOS Digital-to-Analog Converter with 75 ohm Buffer,” in IEEE International Solid-State Circuits Conference Digest of Technical Papers, pp. 200–201, IEEE, February 1990.
[3]D. A. Johns and K. Martin, Analog Integrated Circuit Design, John Wiley & Sons, Inc., 1997.
[4]C. H. Lin and K. Bult, “A 10-b, 500-MSample/s CMOS DAC in 0.6 mm2,” IEEE Journal of Solid-State Circuits, vol. 33, pp. 1948–1958, December 1998.
[5]A. Cremonesi, F. Maloberti, and G. Polito, “A 100-mhz CMOS DAC for Vider- Graphic Systems,” IEEE Journal of Solid-State Circuits, vol. 24, no. 3, pp. 635–639, June 1989.
[6]H. Takakura, M. Yokoyama, and A. Yamaguchi, “A 10 bit 80 MHz Glitchless CMOS D/A Converter,” IEEE Custom Intergrated Circuit Conference, pp. 26.5.1-26.5.4, 1991.
[7]T. Miki, Y. Nakamura, M. Nakaya, S. Asai, Y. Akasaka, and Y. Horiba, “An 80- MHz 8-bit CMOS D/A Converter,” IEEE Journal of Solid-State Circuits, vol. 21, no. 6, pp. 983–988, November 1986.
[8]J. Bastos, A. M. Marques, S. J. Steyaert, and W. Sansen, “A 12-Bit Intrinsic Accuracy High-Speed CMOS DAC,” IEEE Journal of Solid-State Circuits, vol. 33, no. 12, pp. 1959–1969, December 1998.
[9]Shu-Yuan Chin and Chung-Yu Wu, “A 10-b 125-MHz CMOS digital-to-analog converter (DAC) with threshold-voltage compensated current sources,” IEEE Journal of Solid-State Circuits, vol. 29, no. 11, pp. 1374-1380, Nov. 1994.
[10]E. Säckinger, W. Guggenbühl, “A high swing, high impedance MOS Cascade circuit,” IEEE Journal of Solid-State Circuits, vol.25, no. 1, pp. 289-298, Feb. 1990.
[11]Vadipour, and Morteza, “Gradient error cancellation and quadratic error reduction in unary and binary D/A converters,” IEEE Transactions on Circuits

and Systems, vol. 50, no. 12, pp. 1002-1007, Dec. 2003.
[12]Yonghua Cong, R.L. Geiger, “Switching sequence optimization for gradient error compensation in thermometer-decoded DAC arrays,” IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, vol. 47, no. 7, pp. 585-595, July 2000.
[13]Yang Ke, Wang Xiaofeng, Chen Zaiman, Ren Junyan, “New switching sequence for gradient error compensation in thermometer-decoded DAC arrays,” IEEE International ASIC, Proceedings 5th International Conference, vol. 1, pp. 693-697, Oct. 2003.
[14]J. Deveugele, G. Van der Plas, M. Steyaert, G. Gielen, and W. Sansen, “A gradient-error and edge-effect tolerant switching scheme for a high-accuracy DAC,” IEEE Transactions on Circuits and Systems, vol. 51, no. 1, pp. 191-195 Jan. 2004.
[15]朱陳糧; “10 Bits 100 MS/s Digital to Analog Converter for IEEE 802.11a,” 國立交通大學電機資訊學院電機與控制學程碩士論文,中華民國九十四年九月。
[16]Radiom,S.; Sheikholeslami, B.; Aminzadeh, H.; Lotfi, R.;” Folded-Current -Steering DAC: An Approach to Low-Voltage High-Speed High-Resolution D/A Converters, ” IEEE International Symposium on Circuits and Systems, pp. 21-24, May. 2006.
[17]Mercer, D.A.;” LOW POWER APPROACHES TO HIGH SPEED CMOS CURRENT STEERING DACS, ” IEEE Custom Integrated Circuits 10-13 Sept. 2006.
[18]Chandrasekhar, Vivek; Chen, Chien-In Henry; Yelamarthi, Kumar.;” Low-Cost Low Power Self-Test Design and Verification of On-Chip ADC for System -on-a-Chip Applications,” IEEE Instrumentation and Measurement Technology Conference, April 2006.
[19]B. Nauta and M. B. Dijkstra, “Analog Line Driver with Adaptive Impedance Matching,” IEEE Journal of Solid-State Circuits, vol. 33, no. 12, pp. 1992-1998, December 1998.
[20]J. N. Babanezhad, “A 100-MHz, 50 ohm , −45-dB Distortion, 3.3-V CMOS Line Driver for Ethernet and Fast Ethernet Networking Application,” IEEE Journal of

Solid-State Circuits, vol. 34, no. 8, pp. 1044-1049, August 1999.
[21]H. Khorramabadi, “A CMOS Line Driver with 80-dB Linearity for ISDN Applications,” IEEE Journal of Solid-State Circuits, vol. 27, no. 4, pp. 539–544, April 1992.
[22]F. You, S. H. K. Embadi, and E. Sanchez-Sinencio, “Low-Voltage Class AB Buffer with Quiescent Current Control,” IEEE Journal of Solid-State Circuits, vol. 33, no. 6, pp. 915–920, June 1998.
[23]蔡乙仲; “A CMOS 125 MHz Transmitter for UTP Cable,” 國立交通大學電子所碩士論文,中華民國九十一年六月。
[24]R. Mahadevan and D. Johns, “A Differential 160-MHz Self-Terminating Adaptive CMOS Line Driver,” IEEE Journal of Solid-State Circuits, vol. 35, no.
3, pp. 1889–1894, December 2000.
[25]L. Jinup, N. Sungwon, K. Kwangoh, and C. Joongho “A 3.3-V ISDN U-Interface Line Driver With a New IQ-Control Circuit,” IEEE Journal of Solid-State Circuits, vol. 38, no. 8, August 2003.
[26]N. P. Ramachandran, H. Dinc, and A. I. Karsilayan, “A 3.3 V CMOS adaptive analog video line driver with low distortion performance,” IEEE J. Solid-State Circuits, vol. 38, no. 6, pp. 1051-1058, June 2003.
[27]A. Khashayar, “An Adaptive Low Power Video Line Driver, ” IEEE International Midwest Symposium on Circuits and Systems, vol. 2, pp. 346-349, Aug. 2006.
[28]B. Serneels, M. Steyaert, W. Dehaene, ” A 237 mW ADSL2+ CO Line Driver in Standard 1.2 V 0.13 μm CMOS, ” IEEE International Solid-State Circuits Conference, pp. 524-619, Feb. 2007.
[29]R. J. Baker, W. L. Harry, and E. B. David, CMOS: Circuit Design, Layout, and Simulation, 1998.
[30]林意屏; “A 125 MHz 10 Bit CMOS Digital Transmitter,” 國立交通大學電子所碩士論文,中華民國八十八年六月。
[31]姚學儒; “Design and Implementation of Switched-Capacitor Delta-Sigma Modulator,” 國立台北科技大學電機所碩士論文,中華民國九十六年六月。
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