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研究生:陳志軒
研究生(外文):Jhih Syuan Chen
論文名稱:生醫訊號應用的高解析和差調變器之低功率數位濾波器晶片設計
論文名稱(外文):Low Power Decimation Filter Design of High Resolution Biomedical Sigma-Delta Modulator
指導教授:周煌程
指導教授(外文):H. C. Chow
學位類別:碩士
校院名稱:長庚大學
系所名稱:電子工程學研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2009
畢業學年度:97
論文頁數:103
中文關鍵詞:和差調變數位降頻濾波器類比數位轉換器
外文關鍵詞:sigma-delta modulationdecimatoranalog-to-digital converter
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生醫訊號檢測中,類比數位轉換器扮演著將生醫訊號轉換成數位訊號的重要角色,負責提供後端微處理器做更進一步的生理訊號分析與處理。在需要強調可攜式、可植入式的設計理念下,低功率消耗特性在生醫應用晶片更是無可避免的重要規格。另外,絕大部分生醫訊號都屬於微弱訊號,訊號振幅在一般情形下變動不大,若是類比數位轉換器的解析度不足,將無法分辨出這些微弱訊號的差別,可能影響到醫生對病人的診斷。
因此,本論文的研究目標為實現一個生醫應用高解析和差調變類比數位轉換器中,低功率消耗、小面積的降頻數位濾波器。採用兩個方法來最佳化濾波器的設計,(一)將一般高倍降頻的CIC濾波器拆成三級,並針對第一級的電路做最佳化的設計。(二)採用一種無需RAM的電路架構來實現Half Band濾波器。本文實現的數位濾波器使用製程為TSMC0.18um,功率消耗約為4.8mW,轉換位元數為15bits,輸入訊號頻率200KHz,降頻率512倍。
In a biomedical signal detecting system, analog to digital converter (ADC) servers as an important role to translate biomedical signals from analog to digital for back-end microprocessor to analyze and process. Due to the design requirement for portable and implanted applications, the characteristic of low power consumption design is an important specification for biomedical chips. In addition, most biomedical signals are quite small. If the resolution of ADC is not enough, we can’t tell the difference of these biomedical signals, which might affect the doctor’s diagnosis.
Consequently, the purpose of this thesis is to implement a decimator which will have both low power consumption and small area for biomedical applications. In this study, we use two methods to optimize the design of decimator. First, we partition the general decimator which has high over-sampling rate into three stages, and then we use the algorithmic design to optimize the first stage decimation filter. Secondly, we adopt a single multiplier structure to implement the finite-impulse -response (FIR) Half-band Filter. The frequency of input signal is 200 KHz. The decimator has been implemented in TSMC0.18um CMOS technology with 0.64 . It achieves 15bits effective number of bits (ENOB)、512 times down sampling rate and 4.8mW power consumption.
指導教授推薦書………………………………………………………….
口試委員會審定書………………………………………………………
授權書………………………………………………………………….iii
誌謝…………………………………………………………………….iv
中文摘要……….……………………………………………………….v
英文摘要………………………………………………………………..vi
目錄……………………………………………………………………..vii
第一章 序論………………………………………………………… -1-
1.1研究背景…………………………………………………… -1-
1.2研究動機…………………………………………………… -2-
1.3研究方向…………………………………………………… -4-
1.4論文架構…………………………………………………… -5-
第二章 取樣理論及FIR濾波器架構介紹……………………………-6-
2.1取樣原理…………………………………………………… -6-
2.2降頻取樣……………………………………………………-13-
2.3 FIR濾波器規格及特性介紹………………………………-14-
2.3.1低通濾波器規格…………………………………… -15-
2.3.2 FIR濾波器特性…………………………………… -16-
2.4 CIC數位濾波器……………………………………………-20-
2.4.1 CIC濾波器應用…………………………………… -20-
2.4.2 CIC 濾波器架構……………………………………-21-
2.4.3 改善CIC濾波器……………………………………-24-
2.4.4 CIC濾波器的溢位問題…………………………… -25-
2.4.5 CIC補償濾波器…………………………………… -26-
2.5 Half-Band 數位濾波器……………………………………-27-
2.6現今文獻探討………………………………………………-28-
2.7結論…………………………………………………………-28-
第三章 低功率降頻數位濾波器之系統設計………………………-39-
3.1 四階串連積分梳狀濾波器………………………………- 39-
3.1.1 CIC濾波器階數…………………………………… -39-
3.1.2 CIC濾波器實現…………………………………… -40-
3.2 單一乘法器FIR濾波器實現 Half Band Filter…………-47-
3.3系統架構……………………………………………………-49-
3.4系統實現……………………………………………………-52-
3.4.1 Simulink實現CIC數位濾波器……………………-53-
3.4.2 Simulink實現Half Band數位濾波器……………-54-
3.4.3 Simulink實現CIC補償數位濾波器………………-55-
3.4.4各級濾波器輸出結果……………………………… -56-
3.4.5 Simulink 數據整理…………………………………-58-
第四章 數位降頻濾波器實現……………………………………… -60-
4.1 系統設計流程介紹………………………………………-60-
4.2 設計相關軟體整理………………………………………-61-
4.3 電路實現…………………………………………………-62-
4.3.1 Modelsim模擬暫存器傳輸級(RTL)電路…………-63-
4.3.2 Design Complier合成……………………………-66-
4.3.3 Design Complier合成後之模擬結果……………-68-
4.3.4 在SOC Encounter 實現自動佈局及繞線……… -69-
4.3.5 DRC 和 LVS…………………………………………-72-
4.4 晶片腳位…………………………………………………-73-
4.5 晶片規格………………………………………………… -74-
4.6 FoM和文獻比較……………………………………………-75-
第五章 晶片測試考量……………………………………………… -77-
5.1待測晶片腳位規劃…………………………………………-77-
5.2測試方法……………………………………………………-79-
5.2.1測試計畫一………………………………………… -79-
5.2.2測試計劃二………………………………………… -81-
第六章 結論及未來展望……………………………………………-82-
6.1 結論……………………………………………………… -82-
6.2 未來展望………………………………………………… -82-
參考文獻…………………………………………………………… -84-
圖目錄
圖1.1生理訊號檢測系統架圖………………………………………… 3
圖1.2和差調變類比數位轉換器的系統架構圖……………………… 4
圖2.1 連續訊號及波形取樣圖…………………………………………7
圖2.2 類比訊號頻譜圖…………………………………………………9
圖2.3 理想低通濾波器之脈衝響應圖……………………………… 11
圖2.4 理想低通濾波器之頻率響應圖……………………………… 11
圖2.5 發生Aliasing現象之頻譜……………………………………12
圖2.6 降頻取樣示意圖……………………………………………… 13
圖2.7 降頻取樣脈衝響應示意圖…………………………………… 14
圖2.8 低通濾波器頻率響應及規格………………………………… 15
圖2.9 不同的延遲特性之系統響應………………………………… 18
圖2.10 CIC濾波器應用………………………………………………21
圖2.11傳統一階CIC數位降頻濾波器架構………………………… 21
圖2.12 一階CIC濾波器頻域特性……………………………………23
圖2.13 一階降頻CIC濾波器常用架構………………………………24
圖2.14 一階CIC濾波器經補償之頻率響應…………………………26
圖2.15 Half Band濾波器之頻率響應圖……………………………27
圖2.16 Decimator 系統架構圖………………………………………29
圖2.17 Four Stage Sinc Filter之電路架構圖……………………29
圖2.18 Delay line cell ……………………………………………30
圖2.19 Sinc Filter中的Combinational Part 電路架構…………31
圖2.20串列CSD(canonical signed digit)…………………………32
圖2.21並列(canonical signed digit)…………………………… 32
圖2.22 多相位分解梳狀濾波器電路架構……………………………33
圖2.23 演算流程圖……………………………………………………34
圖2.24 24bits解析度之數位濾波器架構……………………………34
圖2.25 多及串接Sinc Filter架構圖………………………………35
圖2.26 CSD(Canonical Signed-Digit乘法器架構…………………36
圖2.27 四級串接 Sinc Filter架構…………………………………37
圖2.28 FIR Filter的電路架構………………………………………37
圖3.1 CIC濾波器前三項係數化簡……………………………………41
圖3.2基本邏輯閘實現係數……………………………………………43
圖3.3 簡化後的四階CIC數位濾波器電路架構…………………… 44
圖3.4 串列轉並列移位暫存器電路………………………………… 46
圖3.5 單一乘法器FIR數位濾波器………………………………… 48
圖3.6 相同降頻率下的四種降頻濾波器架構……………………… 49
圖3.7 512倍降頻數位濾波器系統架構圖………………………… 51
圖3.8 Simulink實現數位降頻濾波器模組………………………… 52
圖3.9 四階四倍降頻CIC濾波器頻率響應圖………………………53
圖3.10 四階四倍降頻CIC濾波器及零點響應圖………………… 53
圖3.11 Half Band濾波器頻率響應圖……………………………… 54
圖3.12 Half Band濾波器極零點響應圖………………………………54
圖3.13 三階CIC補償濾波器頻率響應圖……………………………55
圖3.14 三階CIC補償濾波器極零點響應圖…………………………55
圖3.15 到 級CIC濾波器輸出波形……………………………56
圖3.16 到 級Half Band濾波器輸出波形……………………57
圖3.17 數位降頻濾波器輸出波形……………………………………57
圖3.18 (左)經過降頻濾波前之頻譜(右) 經過降頻濾波後之頻譜.58
圖4.1數位晶片設計流程圖……………………………………………60
圖4.2 類比數位轉換器之弦波輸入訊號(50Hz)…………………… 63
圖4.3 和差調變器調變後之512倍超取樣輸出訊號……………… 63
圖4.4各級濾波器Modelsim輸出波形……………………………… 64
圖4.5 第一級CIC濾波器輸出……………………………………… 64
圖4.6 第三級CIC濾波器輸出……………………………………… 65
圖4.7 數位降頻濾波器輸出………………………………………… 65
圖4.8 合成後之降頻濾波器Symbol………………………………… 66
圖4.9 合成後之降頻濾波器Top View……………………………… 66
圖4.10 合成後降頻濾波器的輸出波形………………………………68
圖4.11 數位降頻濾波器Floorplan………………………………… 69
圖4.12數位降頻濾波器的電源配置………………………………… 70
圖4.13 數位降頻濾波器完整佈局圖…………………………………71
圖4.14 晶片DRC驗證結果……………………………………………72
圖4.15 晶片LVS驗證結果……………………………………………73
圖4.16 晶片打線圖(Package:SB40)…………………………………73
圖5.1 SB40封裝之晶片腳位圖……………………………………… 77
圖5.2 測試計畫一流程……………………………………………… 79
圖5.3 Altera NiosII Development Kit………………………………80
圖5.4 測試計劃二流程……………………………………………… 81
圖6.1 混合訊號高解析度的和差調變類比數位轉換器晶片……… 83
表目錄
表1.1 不同架構 ADC整理………………………………………………1
表1.2 ㄧ般主要的生理訊號種類及規格………………………………3
表3-1 係數簡化真值表……………………………………………… 43
表3.2 化簡後四階CIC濾波器電路元件使用量…………………… 45
表3.3傳統CIC濾波器電路元件使用量………………………………45
表3.4 各級濾波器規格整理………………………………………… 58
表4-1 各設計步驟所使用軟體整理………………………………… 61
表4.2 成後之數位降頻濾波器合面積和功率………………………67
表4.3 晶片功率消耗…………………………………………………71
表4.4 晶片規格表…………………………………………………… 74
表4.5 文獻比較表…………………………………………………… 75
表5.1 腳位功能及規劃表…………………………………………… 78
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QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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