臺灣博碩士論文加值系統

現今因通訊產品的使用量日趨成長，加上積體電路發展迅速，使得通訊積體電路的需求也相對增加，其中鎖相迴路時脈同步的特性，使其為最常被使用的電路之一。鎖相迴路可應用在無線電系統上做頻率合成器和時脈及資料回復電路等，本論文研究為全數位鎖相頻率合成器。
選擇數位方式實現頻率合成器原因，由於傳統的頻率合成器使用類比的方式來實現，雖有較好的時脈抖動表現，但同時需要較大的濾波器電容，在晶片系統整合上較為困難。加上類比實現的方式對雜訊及製程電壓溫度變異較為敏感，更換製程之後，往往需要重新設計，無法模組化隨著製程的發展而進步。
本論文中頻率合成器提出了三種改進方法，第一種改進為，利用二進位搜尋演算法電路控制器加快鎖定頻率速度。
第二是在面積縮減上，提出兩種方法，一種是利用二進位逼近演算法控制器與比例-積分數位補償器的暫存器重複使用方式，達成面積上得縮減，和第二種方法，利用相位偵測器輸出的0-1訊號u直接送到數位控制振盪器的最小控制位元來代替數位補償器的比例項路徑，節省掉一個加法器。
第三，在做為頻率合成器的考量上，當雜訊過大，造成脫鎖時，或是要做頻率上的跳頻時，希望能達成連續快速鎖定頻率的效果，在鎖定偵測器與後端二進位搜尋演算法電路控制器上加上一個鎖定判斷器來判斷是否脫鎖，需要重新二進位搜尋頻率鎖定。

With the progress of the CMOS technologies and the need of many kind of personal communication products. Most kind of communication integrated circuit IC are made from PLL(Phase-locked loops) system. It includes frequency synthesizer, delay lock loop, clock data recovery circuit and etc. My research topic is focus on frequency synthesizer.

The analog Phase-locked loop has better jitter performance, but it also require a big size filter capacitor, which occupies most area in a chip. This effect will raises the difficulty for the system on chip plan. Plus analog circuit is sensitive, not convenient to modulize and reuse. Thus I choose all-digital Phase-locked loop frequency synthesizer as my research project.

This paper describes an all-digital Phase-locked loop frequency synthesizer with a fast frequency acquisition using binary search algorithm and a small area bang-bang type phase detector. Moreover, The ADPLL frequency synthesizer is also replacing the analog loop filter and voltage-controlled oscillators (VCOs) with digital loop filter and digital-controlled oscillator. For the smaller area, the SAR circuit is combined with the proportional-integral digital compensator. Additionally, for the fast frequency switching, it is given a relock judgment circuit.

目錄
指導教授推薦書………………………………………………………….
口試委員會審定書……………………………………………………....
授權書…………………………………………………………………..Ⅰ
誌謝……………………………………………………………………..Ⅲ
中文摘要………………………………………………………………..Ⅳ
英文摘要………………………………………………………………..Ⅵ
目錄……………………………………………………………………..Ⅶ
第一章 介紹……………………………………………………..............1
1.1動機…………………………………………………….......1
1.2背景說明……………………………………...…………....1
1.3論文介紹…………………………………………………...2

第二章 基本鎖相迴路介紹與設計……………………………..............3

2.1 鎖相迴路架構與特色說明…………………………….....3
2.1.1 類比式鎖相迴路(Analog PLL, APLL)…..……....3
2.1.2 混合信號式鎖相迴路(Mixed-Signal PLL )............4
2.1.3 全數位式鎖相迴路(All-Digital PLL, ADPLL).......5
2.1.4 架構綜合比較…………………………………......7
2.2 鎖相迴路電路方塊介紹………………………………......7
2.2.1相位頻率偵測器(Phase-Frequency Detector, PFD).8
2.2.2電荷幫浦(Charge Pump, CP)….……………….....10
2.2.3電壓控制振盪器(Voltage Control Oscillator, VCO)......................................................................11
2.2.4迴路濾波器(Loop Filter, LF)……………………..11
2.2.5除頻器(Divider, DIV).............………………........12
2.2.6整體迴路分析…………………………………….13
2.3基本鎖相迴路設計與實現…………………………….…14
2.3.1鎖相迴路設計參數考量………………………….14
2.3.2基本範例行為模擬…………………………….…14

第三章 基本全數位鎖相迴路介紹與設計…………………………....17

3.1全數位鎖相迴路架構與特色說明…………………........17
3.1.1基本全數位鎖相迴路………………………….....17
3.1.2 搭配頻率偵測器之全數位鎖相迴路……………18
3.1.3 含頻率偵測器與二進位逼近演算法之全數位鎖
相迴路……………………………………………19
3.2 全數位鎖相迴路電路方塊介紹…………………….......21
3.2.1頻率偵測器(Frequency Detector, FD).......…….....21
3.2.2 比例-積分數位補償器(Proportional-Integral Digital Compensator)..............................................22
3.2.3 數位控制振盪器(Digital Control Oscillator, DCO).….................................................................24

3.2.4 二進位逼近演算法控制器(Successive Approximation Register Controller, SAR) ........…25
3.2.5 鎖定偵測器(Lock Detector, LD)….......…........…26
3.2.6 相位偵測器(Phase Detector, PD)……..…………28
3.2.7 可調式除頻器(Programmable Divider, DIV)...…28
3.3全數位鎖相迴路設計與實現和比較…………………….29
3.3.1模擬電路結果…………………………………….29
3.3.2不同架構結果說明與比較……………………….34

第四章 提出之低面積連續快速鎖頻之數位鎖相迴路頻率合成器..36

4.1提出之全數位鎖相迴路架構……………………………..36
4.1.1電路操作控制說明………………………………..36
4.1.2電路特色說明…………………………………......38
4.3.3實現電路過程……………………………………..40
4.2提出之電路方塊介紹…………………………………......42
4.2.1提出之頻率偵測器. ……………………………. 42
4.2.2數位補償器與二進位逼近演算法控制器合併方式.………..………………………………..............46
4.2.3鎖定判斷器.………………………………………48
4.3系統穩定條件……………………………………………..49
4.3.1相位平面穩定條件……......…............................…49
4.4模擬結果與實驗電路量測結果…………………………..49
第五章 結論和未來工作 ..…………………………………………....63

參考文獻……………………………………………………..................65

















表目錄
表1.1架構綜合比較表………………………………………….............7
表2.1迴路參數設計值…………………………………………….......15
表3.1頻率偵測器操作真值表…………………………………….......22
表3.2不同架構結果比較………………………………………..........35
表4.1 規格列表……………………………………………………......62





圖目錄
圖2.1 類比式鎖相迴路......................................4
圖2.2 混合信號式鎖相迴路..................................5
圖2.3 混合信號式鎖相迴路..................................6
圖2.4 基本頻率合成器電路方塊架構..........................8
圖2.5 相位頻率偵測器......................................9
圖2.6 相位頻率偵測器搭配的後端電路與波形.................10
圖2.7 電荷幫浦與迴路濾波器...............................10
圖2.8 一階與二階迴路濾波器...............................12
圖2.9 混合信號式轉移函數方塊圖...........................13
圖2.10 鎖相迴路MATLAB電路方塊圖.........................14
圖2.11 鎖相迴路波德圖分析................................16
圖2.12 MATLAB閉迴路模擬結果..............................16
圖3.1 基礎全數位鎖相迴路架構.............................18
圖3.2 搭配頻率偵測器之全數位鎖相迴路架構.................19
圖3.3 搭配頻率偵測器與二進位逼近演算法控制器之全數位鎖相
迴路架構...........................................20
圖3.4 數位式頻率偵測器...................................21
圖3.5 一階迴路補償器轉換.................................22
圖3.6 比例-積分數位補償器電路實現圖......................23
圖3.7 延遲單位元件.......................................24
圖3.8 數位控制三級環形振盪器.............................24
圖3.9 二進位搜尋逼近演算法控制方法.......................25
圖3.10 八位元二進位逼近演算法控制器......................26
圖3.11 鎖定偵測器電路....................................28
圖3.12 相位偵測器電路圖..................................28
圖3.13 可調式除頻器......................................29
圖3.14 基礎相位偵測器全數位式鎖相迴路....................31
圖3.15 基礎相位偵測器全數位式鎖相迴路MATLAB波形.........31
圖3.16 搭配頻率偵測器全數位式鎖相迴路....................32
圖3.17 搭配頻率偵測器全數位式鎖相迴路MATLAB波形.........32
圖3.18 搭配二進位逼近演算法控制器全數位式鎖相迴路........33
圖3.19二進位逼近演算法控制器全數位式鎖相迴路鎖相迴路波形33
圖4.1 提出之全數位鎖相迴路架構圖.........................37
圖4.2 一般全數位鎖相迴路電路鎖定過程.....................39
圖4.3 提出之全數位鎖相迴路鎖定流程.......................39
圖4.4 IC製作流程.........................................40
圖4.5 量測電路製作流程圖.................................40
圖4.6 提出之頻率偵測器...................................42
圖4.7(a) 頻率偵測器偵測回授頻率高於參考頻率正確波形......43
圖4.7(b) 頻率偵測器偵測回授頻率高於參考頻，fd3錯誤波形...43
圖4.8(a) 頻率偵測器偵測回授頻率低於參考頻率正確波形......44
圖4.8(b) 頻率偵測器偵測回授頻率低於參考頻，fd3錯誤波形...44

圖4.9 波形時間狀態轉換圖.................................45
圖4.10 狀態轉換說明圖....................................46
圖4.11 頻率偵測器狀態選擇真值表..........................46
圖4.12 比例-積分數位補償器控制機制說明圖.................47
圖4.13 提出之比例-積分數位補償器控制機制說明圖...........48
圖4.14 鎖定偵測器與鎖定判斷器............................48
圖4.15 Matlab閉迴路實現方塊圖...........................51
圖4.16 Matlab閉迴路系統模擬結果.........................51
圖4.17 鎖定過程與其他控制訊號的對照圖，270us鎖定後開始
追蹤相位sarclk切換為Ref_clk.....................52
圖4.18 鎖頻暫態過程(q7*128+q6*64……+q0*1+u*1)...........52
圖4.19最終鎖相過程，剩下最小bit跳動.....................52
圖4.20 鎖定過程SAR控制位元輸出與其他控制訊號的對照圖....53
圖4.21 頻率鎖定後，回授與ref_clk重疊比較................53
圖4.22相位鎖定後，穩態相位誤差為50n左右.................53
圖4.23 提出數位鎖相迴路，控制碼前400us鎖定過程..........54
圖4.24 Lock訊號，前400us過程............................54
圖4.25 Lock訊號，中間400us～800us過程...................54
圖4.26 頻率控制碼鎖定過程，400us～800us過程..............54
圖4.27 Lock訊號，後段800us～1200us過程..................55
圖4.28 頻率控制碼鎖定過程，後段800us～1200us過程........55
圖4.29 晶片佈線圖........................................56
圖4.30 印刷電路板佈線圖..................................56
圖4.31 實際量測電路......................................56
圖4.32 量測方式..........................................57
圖4.33 量測儀器型號......................................57
圖4.34(a)自震頻率@630MHz ................................58
圖4.34(b)鎖定頻率@890MHz.................................58
圖4.34(c)鎖定頻率@925MHz.................................58
圖4.35 鎖定頻率@890MHz...................................59
圖4.36(a) 自震頻率@630MHz................................59
圖4.36(b) 鎖定頻率@890MHz................................60
圖4.36(c) 鎖定頻率@920MHz................................60
圖4.36(d) jitter @ 890MHz................................61
圖4.37(a) 鎖定頻率@920MHz，以全部控制碼達成二進位搜尋鎖頻.61
圖4.37(b) 鎖定頻率@920MHz，以四個控制碼達成二進位搜尋鎖頻.62
圖4.37(c) 鎖定頻率@890MHz，以兩個控制碼達成二進位搜尋鎖頻.62

參考文獻
[1]. Volodymyr Kratyuk, ”Digital Phase-Locked Loops for multi-GHz Clock Generation,” Oregon State University, Jun. 2007.
[2]. Chan Geun Yoon, “Digital Logic Implementation of the
Quadricorrelators for Frequency Detector,” in proc. IEEE 37th Midwest Symposium on Circuits and Systems, vol.2, Aug. 1994, pp.757-760.
[3]. Nicola Da Dalt, “Linearized Analysis of a Digital Bang-Bang PLL
and Its Validity Limits Applied to Jitter Transfer and Jitter Generation,” IEEE Trans. on Circuits and Systems-I , vol. 55, no.11, pp.3663-3675, Dec. 2008.
[4]. Maneatis, J.G., “Low-jitter process-independent DLL and PLL based on -self-biased techniques,” IEEE J. Solid-State Circuits, vol.31, pp.1723, Nov. 1996.
[5]. Behzad Razavi “Design of Analog CMOS Integrated Circuits” McGraw-Hill, 2005.
[6]. C.-C. Chung and C.-Y. Lee, “An all-digital phase-locked loop for high-speed clock generation,” IEEE J. Solid-State Circuits, vol.38, no.2, pp. 347-351, Feb. 2003.
[7]. R. J. Yang, S. P. Chen and S. I. Liu, “A 3.125Gbps clock and data recovery circuit for 10-Gbase-LX4 Ethernet,” IEEE J. Solid-State Circuits, vol.39, no.8, pp. 1356-1360, Aug. 2004.
[8].歐李啟祥, ”Design and Application of All-digital Clock and Data Recovery Circuit ,” 私立長庚大學電機所碩士論文,九十七年八月.
[9]. Jingcheng Zhuang, ”Amulti-Level Phase/Frequency Detector for Clock and Data Recovery Application,” IEEE Canadian Conference on Electrical and Computer Engineering, May 2005, pp. 828-830.
[10]. Raymond Flynn,” Limit Cycles in Digital Bang-Bang PLLs,” IEEE Circuit Theory and Design, Aug. 2007, pp. 731-734.
[11] Messerschmitt, D., "Frequency Detectors for PLL Acquisition in Timing and Carrier Recovery," IEEE J. of Communications, vol. 27, no. 9, pp. 1288-1295, Sep. 1979.
[12] C.-C. Chung and C.-Y. Lee, “An all-digital phase-locked loop for high-speed clock generation,” IEEE J. Solid-State Circuits, Vol. 38, pp. 347-351, Feb. 2003.
[13] Kishine, K. Fujimoto, K. Kusanagi, S. Ichino, H., “PLL design technique by a loop-trajectory analysis taking decision-circuit phase margin into account for over-10-Gb/s clock and data recovery circuits," IEEE J. Solid-State Circuits, vol. 39, no. 5, pp. 740-750, May 2004.