臺灣博碩士論文加值系統

可程式化邏輯閘陣列（Field Programmable Gate Array，FPGA）可由使用者來實現複雜電路與可重複燒錄的特性於單一晶片中。本論文利用Verilog硬體描述語言(Hardware Description Language，HDL)來實現一個可變增益放大器（Variable Gain Amplifier，VGA）的增益控制部份，並運用由上而下的設計方法，以查表法(look-up-table，LUT)減少設計複雜度，使得可變增益的動作更容易達成。最後，配合Modelsim模擬與驗證於Altera EP1C6 FPGA。

Field Programmable Gate Array (FPGA) can be used to implement complex logic function and provide rapid field re-programmable ability in a single chip design application. This thesis describes the use of hardware design language Verilog and the implementation of a variable gain controller in a Variable Gain Amplifier. A top-down methodology is applied in this design to make the design clearer and easier for maintenance. A look up table (LUT) mechanism is applied to realize faster computing and simplify the design complexity. The design is simulated by Modelsim and implemented by Altera FPGA EP1C6.

目錄
摘要 I
Abstract II
致謝 III
論文目錄 IV
圖目錄 VI
表目錄 IX
第一章 緒論 1
1-1研究背景 1
1-2研究動機 1
1-3論文大綱 2
第二章 可變增益放大器架構之探討 3
2-1虛擬指數型可變增益放大器 6
2-2近似指數型可變增益放大器 13
2-3源極衰減電阻型可變增益放大器 15
2-4可程式增益放大器 18
第三章FPGA與硬體描述語言 22
3-1數位邏輯晶片之分類 22
3-2 FPGA簡介 25
3-2-1 FPGA架構 26
3-2-2 Altera cyclone EP1C6T144C8簡介 28
3-2-3 FPGA 設計流程 40
3-3 硬體描述語言（Hardware description language） 45
3-3-1 VHDL 簡介 45
3-3-2 Verilog HDL 簡介 49
第四章 Altera FPGA實體驗證可變增益控制 53
4-1電路探討 53
4-2系統架構 56
4-3模擬與實驗結果 57
第五章 結論與未來展望 63
參考文獻 65
附錄A FPGA 實驗版 67


圖目錄
圖2-1 Gilbert multiplier 的電路圖 5
圖2-2 自動增益控制回路系統方塊圖 5
圖2-3 可變增益放大器之方塊圖 6
圖2-4 傳統虛擬指數型可變增益放大器之電路圖 8
圖2-5 可變增益放大器之增益控制 8
圖2-6 可變增益放大器之增益級電路 9
圖2-7 差動對之電路圖 9
圖2-8 汲極電流變化對於輸入電壓之關係圖 10
圖2-9 另一種虛擬指數型可變增益放大器 12
圖2-10 近似指數多項式之方塊圖 14
圖2-11 近似指數型可變增益放大器之電路圖 14
圖2-12 源極衰減電阻型可變增益放大器 16
圖2-13 兩個不同轉導之MOS架構 17
圖2-14 一個利用兩個MOS之轉導電路 17
圖2-15 非反相放大器 18
圖2-16 反相放大器 19
圖2-17 可程式增益放大器之電路圖 21
圖3-1 數位積體電路分類 23
圖3-2 FPGA元件架構 28
圖3-3 Cyclone FPGA元件架構 30
圖3-4 Cyclone LE架構圖 31
圖3-5 Cyclone LE普通模式 33
圖3-6 Cyclone LE動態模式 33
圖3-7 Cyclone LAB結構 34
圖3-8 Cyclone LAB陣列 35
圖3-9 LAB控制信號生成邏輯圖 36
圖3-10 快速進位選擇鏈 37
圖3-11 LUT和暫存器鏈的使用 38
圖3-12 FPGA設計流程圖 40
圖3-13 Quartus II 設計流程 44
圖3-14 VHDL程式架構 47
圖4-1 本論文實現可變增益放大器之電路圖 54
圖4-2 主放大器電路圖 54
圖4-3 可變增益放大器增益控制架構 57
圖4-4 4.5 dB/step增益控制狀態結果 59
圖4-5 5.0 dB/step增益控制狀態結果 60
圖4-6 Altera Cyclone實驗版 61
圖4-7 增益控制APR晶片圖形與接腳定義 62
圖A-1 Altera Cyclone EP1C6T144C8發展板元件配置圖 67
圖A-2 Configuration Device設定 71
圖A-3 Convert Programming Files設定 72
圖A-4 ByteBlaster II設定 73
圖A-5 AS Mode燒錄設定 73
圖A-6 JTAG Mode燒錄設定 74


表目錄
表3-1 Gate array Standard Cell FPGA/ASIC比較表 25
表3-2 Altera cyclone 系列規格 29
表3-3 Altera cyclone 家族系列規格比較 39
表3-4 Verilog四種數值準位 52
表4-1 所有增益控制狀態表 55
表4-2 所有增益控制真值表 56
表4-3 整個增益控制FPGA合成結果 58
表A-1 Altera Cyclone EP1C6T144C8接腳定義 68

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http://WWW.ICSHOPPING.COM