臺灣博碩士論文加值系統

本論文提出新型離散式取樣保持子電路，並且在這架構下能有效降低類比數位轉換器前端電路之每一級的負載電容值，用來改善類比數位轉換器的取樣頻率，在TSMC所提供的CMOS 1P6M 0.18µm製程中套用此離散式架構所設計出的規格為六位元，取樣頻率為1.6GS/s，而從訊號輸入所看進去的等效輸入電容為400fF，對系統應用來說，這會是個相當容易驅動的介面，另外在此篇論文中藉由使用時間緩衝的邏輯閘來改善一個摺疊解碼器，使之能夠套用在此轉換器上。
模擬顯示此架構下的類比數位轉換器可以在輸入訊號為793.8MHz取樣頻率為1.6GS/s中，還可以擁有SNDR(Signal-to-noise and distortion ration)為35.81dB，換算成有效位元數則是5.66，在供應電壓為1.8V的全速運作底下，此類比數位轉換器消耗功率為310mW。

This work presents a new flash analog-to-digital converter (ADC) with distributed track-and-hold pre-comparators (THPCs). Utilizing the proposed architecture, the loading capacitances of the ADC front-end sampling sub-circuits can be markedly reduced, thereby improving operation speed. In a standard 0.18µm CMOS process, a 1.6GS/s 6-bit flash ADC is implemented to demonstrate the feasibility of the proposed distributed THPC architecture. The equivalent input capacitance of each input port of the proposed flash ADC is only 400fF, which is an easily driven interface. Furthermore, clocked timing buffers are inserted in the encoder to accelerate the operational speed of the proposed flash ADC.

Post-layout simulation results demonstrate that the proposed ADC achieves an SNDR of 35.81dB, which is 5.66 ENOB at 1.6GS/s with a 793.8MHz input signal frequency. The proposed ADC consumes 310mW from a 1.8-V supply at full operating speed.

目錄
摘要 I
Abstract II
誌謝 III
目錄 VI
圖目錄 IX
表目錄 XII
第一章 導論 1
1-1 研究動機 1
1-2 無線通訊系統簡介 2
1-3 論文架構 4
第二章 類比至數位轉換器原理簡介 5
2-1 序論 5
2-2 取樣流程 6
2-3 量化流程 8
2-4 非線性誤差 14
2-5 訊號雜訊比 16
第三章 快閃式類比至數位轉換器電路架構 21
3-1 序論 21
3-2 取樣及保持電路原理簡介 22
3-3 前置放大器陣列與參考位階產生器原理簡介 24
3-4 具取樣與保持功能之比較器陣列 27
3-4.1 電流式邏輯再生型比較器 30
3-4.2 靜態再生型比較器 33
3-4.3 動態再生型比較器 35
3-4.4 三種電路之比較 38
3-5 溫度計碼至二進位碼編碼器簡介 41
3-5.1 1-of-N編碼器 41
3-5.2 1-of-N碼至二進位碼之轉換原理 45
3-5.3 ROM型式編碼器 47
3-5.4 Fat-Tree編碼器 49
第四章 新式類比數位轉換器設計 52
4-1 序論 52
4-2 系統架構 53
4-3 追蹤取樣比較器電路設計 54
4-4 前置放大器設計 58
4-5 溫度計碼至二進位碼編碼器之設計 60
4-6 模擬與佈局 63
第五章 結論 68
參考文獻列表 72

圖目錄
圖 1、MB-OFDM UWB系統之發射端電路 2
圖 2、MB-OFDM UWB系統之接收端電路 2
圖 3、取樣流程(a)取樣前之信號(b)取樣後之信號 6
圖 4、輸入信號在頻譜上的分布 7
圖 5、取樣後之信號在頻譜上重疊的情況 7
圖 6、取樣後之信號在頻譜上不重疊的情況 7
圖 7、量化流程之示意圖 9
圖 8、輸入與輸出皆為數位信號之架構 10
圖 9、範圍相同時的D/A與A/D轉換 11
圖 10、範圍不同時的D/A與A/D轉換 13
圖 11、輸入與輸出皆為類比信號之架構 16
圖 12、三位元理想ADC之轉移曲線 17
圖 13、量化雜訊測試架構之輸出入波形 18
圖 14、量化雜訊之波形 18
圖 15、包含取樣及保持電路之快閃式類比至數位轉換器 22
圖 16、常見的雙端輸入取樣電路 22
圖 17、前置放大器之示意圖 24
圖 18、應用於N位元Flash ADC之 27
圖 19、應用於N位元Flash ADC之比較器陣列 28
圖 20、電流式邏輯再生型比較器[13] 30
圖 21、圖21(a)之電路於重置相位之等效電路 31
圖 22、圖21(a)之電路於比較相位之等效電路 32
圖 23、靜態再生型比較器[11] 33
圖 24、圖23之電路於兩種相位之等效電路 34
圖 25、動態再生型比較器[12] 35
圖 26、接成正回授組態的兩個動態邏輯反相器 36
圖 27、1-of-N編碼器 43
圖 28、泡沫誤差之範例 44
圖 29、可修正部份泡沫誤差之1-of-N編碼器 45
圖 30、ROM形式編碼器[13] 48
圖 31、輸出三位元二進位碼之Fat-Tree編碼器所對應的樹狀圖 50
圖 32、輸出三位元二進位碼之Fat-Tree編碼器 50
圖 33、本論文所提出之Flash ADC前端架構 54
圖 34、傳統離散式取樣維持電路圖 55
圖 35、離散式取樣維持比較器(THPC)電路圖 56
圖 36、將圖35開關等效為短路的取樣取樣維持比較器電路圖 57
圖 37、維持時的電荷重新分布 58
圖 38、前置放大器輸入範圍之制定方式 59
圖 39、前置放大器電路 60
圖 40、本論文所採用之摺疊溫度計碼至二進位碼編碼器 61
圖 41、摺疊編碼器 62
圖 42、793.75MHz@1.6GHz FFT256之Post-sim頻譜圖 64
圖 43、其他頻率@1.6GHz FFT256之Post-sim動態特性 65
圖 44、靜態特性Worst case@1.6GHz加入蒙地卡羅分析 66
圖 45、六位元1.6GHz離散式取樣類比數位轉換器佈局圖 67
圖 46、本論文提出之電路與現有文獻之比較圖 69

表目錄
表 1、各種輸入位準所對應之前置放大器陣列輸出結果 26
表 2、各種輸入位準所對應之比較器陣列輸出結果 29
表 3、三種比較器電路的性能比較 40
表 4、1-of-N碼與十進位數值及溫度計碼之對應表 42
表 5、1-of-N碼對應三位元二進位碼之真值表 46
表 6、ROM形式編碼器輸出與十進位數值及1-of-N碼之對應表 48
表 7、本論文提出之電路與現有文獻之比較 70
表 8、本論文提出之電路規格表 71

參考文獻列表
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