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研究生:楊逸翔
研究生(外文):Yi-Siang Yang
論文名稱:3D平面規劃對於通孔與總繞線長最小化
論文名稱(外文):3D-Floorplanning for Via and Wire length Minimization
指導教授:陳德生陳德生引用關係
指導教授(外文):De-Sheng Chen
學位類別:碩士
校院名稱:逢甲大學
系所名稱:資訊工程所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2009
畢業學年度:97
語文別:中文
論文頁數:50
中文關鍵詞:3D平面規劃hMetisB*-tree
外文關鍵詞:hMetis3D floorplanningB*-tree
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隨著CMOS的尺寸進入深次微米後,IC設計在單一層晶圓變得難以再藉由縮小CMOS的尺寸來提升效能。然而3D-IC設計為這個問題帶來另一個新的方向。
在3D平面規劃中階層式設計架構的效能比先前的完全3D的平面配置的效能好。在這篇論文中,我們提出了一個新的階層式設計架構的3D平面規劃的演算法針對通孔與繞線長度的最小化。我們使用區塊分割來考慮同層以及跨層的連線。如果每個區塊裡的模組數量是適當的,那麼這個演算法能有效率的縮減繞線長度。相較於沒有使用區塊分割的繞線長度大約減少了五個百分比。
致謝…………………………………………………………………………………i
摘要………………………………………………………………………………….ii
Abstract ………………………………………………………………………….…iii
目錄………………………………………………………………………………...…iv
圖目錄……………………………………………………………………………...…vi
表目錄………………………………………………………………………….……viii
第一章 簡介……………………………………………………………………..…1
第二章 相關研究…………………………………………………………….……4
2.1 Multilevel k-way Hypergraph Partitioning……..……………………………4
2.2 B*-Tree: A New Representation for Non-Slicing Floorplans……………..…8
2.3 Multiobjective Microarchitectural Floorplanning for 2-D and 3-D IC..….10
第三章 問題描述………………………………………………………………12
3.1 研究動機…………………………………………………………….……12
3.2輸入及輸出資訊………………………………………………………..…12
3.3其他限制……………………………………………………………………15
第四章 演算法及流程介紹……………………………………………………16
4.1 方法流程…………………………………………...………………………16
4.2分層........………….…………………………………...……………………17
4.3 樓層決定………………………………………………………………...…18
4.4切割interlayer connection………………………………..…………………19
4.5分配其它的modules……………………..…………………………………21
4.6 每層Blocks位置配置…………………..…………...…………………….23
4.7 Floorplanning每一個block………………………...………………………25
4.8 虛擬碼…………………………………………………………………26
第五章 實驗數據……………………………………………..…………………28
第六章 結論………………………………………………………………………39
參考文獻……………………………………………………………..………………40
[1]
M. Bohr, “Interconnect scaling – the real limiter to high performance ulsi.” In IEDM, 1995, pp. 602-633, 2001.
[2]
S. Das, A. Fan, K.-N. Chen, C. S. Tan, N. Checka, and R. Reif. “Technology, performance, and computer-aided design of three-dimensional integrated circuits.” In Proc. ISPD’04, pages 108–115. ACM, 2004.
[3]
K. Bazargan, R. Kastner, and M. Sarrafzadeh. “3D floorplanning: Simulated annealing and greedy placement methods for reconfigurable computing systems.” Journal of Design Automation for Embedded Systems (DAfES), Apr. 2000.
[4]
L. Cheng, L. Deng, and M. D. Wong. “Floorplanning for 3D VLSI design.” In Proc. ASPDAC’05.IEEE/ACM, 2005.
[5]
K. Bazargan, R. Kastner, and M. Sarrafzadeh, “3D floorplanning: Simulated annealing and greedy placement methods for reconfigurable computing systems,” in Proc. Int. Workshop Rapid Syst. Prototyping, Jun. 2000, pp. 38–43.
[6]
H. Yamazaki, K. Sakanushi, S. Nakatake, and Y. Kajitani. “The 3D-packing by meta data structure and packing heuristics.” IEICE Trans. Fundamentals, E83-A (4):639–645, Apr. 2000.
[7]
Y. Deng and W. P. Maly. “Interconnect characteristics of 2.5-D system integration scheme.” In Proc. ISPD’01, pages 171–175. ACM, 2001.
[8]
P. H. Shiu, R. Ravichandran, S. Easwar, and S. K. Lim, “Multi-layer floorplanning for reliable sytem-on-package.” in Proc. Int. Symp. Circuits Syst., May 2004, vol. 5, pp. V-69–V-72.
[9]
T. Yan, Q. Dong, T. Takashima and Y. Kajitani “How Does Partitioning Matter for 3D Floorplanning?” GLSVLSI’06, April 30–May 2, 2006 pp. 73-78.
[10]
G. Karipis and V. Kumar “Multilevel k-way Hypergraph Partitioning” VLSI Des., vol. 11,no. 3, pp. 285–300, 2000.
[11]
Y. C. Chang, Y. W. Chang, G. M. Wu and S. W. Wu, “B*-Trees: A New Representation for Non-Slicing Floorplans” DAC 2000, pp. 458-463.
[12]
C. M. Fiduccia and R. M. Mattheyses, “A Linear Time Heuristic for Improving Network Partition.” In Proc. 19th IEEE Design Automation Conf., 1982, pp. 175-181.
[13]
S. Kirkpatrick, C. D. Gelatt, and M. P. Vecchi, “Optimization by Simulated Annealing.” Science, vol. 220, no. 4598, May 13, 1983, pp.671–680.
[14]
M. Healy, M. Vittes, M. Ekpanyapong, C. S. Ballapuram, S. K. Lim, Hsien-Hsin S. Lee, and G. H. Loh “Multiobjective Microarchitectural Floorplanning for 2-D and 3-D ICs.” IEEE Transactions On Computer-Aided Design Of Integrated Circuits And Systems, VOL. 26, NO. 1, JANUARY 2007.
[15]
Index of GSRC Bench mark , Available: http://vlsicad.eecs.umich.edu/BK/GSRCbench/
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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