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研究生:陳仲文
研究生(外文):Chung Wen Chen
論文名稱:COF覆晶封裝產業的製程監控-外觀檢驗作業站數的最適建置
論文名稱(外文):Process Monotoring of COF Assembly Industry - An Approach of Optimum Visual Inspection Stage
指導教授:林谷鴻林谷鴻引用關係
指導教授(外文):Gu-Hong Lin
學位類別:碩士
校院名稱:國立高雄應用科技大學
系所名稱:工業工程與管理系
學門:工程學門
學類:工業工程學類
論文種類:學術論文
論文出版年:2009
畢業學年度:97
語文別:中文
論文頁數:81
中文關鍵詞:外觀檢驗金線打線封裝COF覆晶封裝
外文關鍵詞:Chip on filmVisual inspectionWire bonding assembly
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摘 要
COF覆晶封裝製造過程,會設置一些外觀檢驗站,用以監控製程機台產出的產品外觀,是否符合客戶規格,希望能及早發現製程問題,將損失減到最小。然而,現今人力成本不斷增加,添購檢驗機台的成本又高,客戶的外觀品質又各不相同,一旦為了追求最大品質增加一道檢驗製程,不但會提高公司的製造成本,客戶也會質疑公司的品質,如何在節省成本又滿足客戶的品質要求,將外觀檢驗站數的設立站別,控制在公司的最佳成本,及符合客戶需求的最高檢出率,將有限產能做合理之分配,一直是良率管理(yield management)所關心的議題。
COF覆晶封裝產業產品生命週期短、產品需求變動大、產業競爭激烈與製造成
本高的特性下,刪減無附加價值的作業如減少不必要的外觀檢驗、縮短生產時間,
才能提升公司的獲利。
針對傳統金線打線封裝的檢驗大都已使用機台自動檢驗,但對COF覆晶封裝方面,卻少有研究提出完整的外觀檢出率分析,在實務上,針對檢驗站數的設立大多僅依據工程師的經驗作判斷。
本研究針對個案公司,各站檢驗站數的檢出率加以研究,並依實驗結果,設立檢驗站數並訂出一套明確且具體的各站檢出比率之比較,並考慮人力成本、檢驗成本、機台成本,建立以成本為基礎之檢驗站數之決策架構,並以個案分析方式探討檢驗站數,對個案公司成本之影響,並以個案公司資料進行實證分析,所建立之模式與結果,有效地提供個案公司針對外觀檢驗站數設立的人力及機台成本,決定最合適的外觀檢驗站數,以兼顧成本之有效控制與產品良率之提升。
Abstract
A number of visual inspection stations are set in the fabrication process to ensure that the quality of TAB assembly meets the requirement. Because of the limited capacities and costs for in-line visual inspections, only certain IC are inspected among a specific number of lots.
However, conventional IC package assembly meet a variety of economic challenge. The combination of shrinking devices geometries and increasing interconnect levels rapidly increase process complexity, which leads to higher manufacturing costs and longer cycle times.
The ever-increasing development of VLSI devices results in COF packages with
very large pincounts and very small pitches. This development results in stringent
challenges to the assembly process. The requirements of products quality and
production capability are getting much higher.
Although there are many existing studies for Automatic Inspection of wire bond in defect inspection, little research has been done the issue of chip on film assembly of optimum visual inspection stage. In-line visual inspection set up frequency are decided via the engineers’ experience.
This study aims to determine the optimal visual inspection strategy by case study for statistically determining the optimum stage set up strategy for in-line visual inspection in chip on film fabrication. According to the experimental results, and consider the various risk (i.e., the aggregation of cost and probability) under different lot size.
目 錄
中文摘要 i
英文摘要 iii
謝誌 iii
目錄 v
表目錄 vii
圖目錄 viii
第一章 緒論 1
1.1 研究目的 1
1.2 研究背景與動機 2
1.3 研究範圍 4
1.4 研究架構 5
1.5 文獻回顧 5
1.6 研究流程 6
第二章 文獻探討 7
2.1 IC封裝型態 8
2.1.1 封裝的定義 10
2.1.2 驅動IC封裝技術的發展 11
2.2驅動IC構裝 12
2.2.1 LCD驅動IC構裝簡介 12
2.2.2 TAB封裝技術的發展 13
2.3 COG封裝技術的發展 14
2.3.1 COG製造流程 16
2.3.2 研磨及切割一般標準流程簡介 17
2.3.3 揀晶流程簡介 19
2.4 TAB封裝技術的發展 22
2.4.1 TCP簡介 22
2.4.2 TCP製造流程簡介 24
2.4.3 COF製造流程簡介 28
2.4.4 TCP和COF的主要差異性 31
2.4.5 個案公司COF製造流程簡介 34
第三章 研究方法 51
3.1個案公司介紹 51
3.1.1 個案公司技術發展 52
3.2研究設計 53
3.3資料來源 55
3.4外觀檢驗瑕疵種類 55
3.5研究步驟 57


第四章 資料分析與結果 60
4.1個案公司外觀檢驗流程 60
4.2個案公司各站外觀檢驗流程檢出率分析 61
4.3個案公司465站外觀檢出率分析 62
4.4個案公司695站外觀檢出率分析 63
4.5個案公司698站外觀檢出率分析 65
4.6個案公司695站外觀漏檢缺點分析 66
4.7個案公司695站新作業標準結果 69
第五章 研究結論與建議 71
5.1 研究結論 71
5.1.1 個案公司外觀檢驗產能需求問題 72
5.2後續研究建議 76
參考文獻 78
【中文部分】 78
【英文部分】 80










表目錄
表2-1 TCP和COF及COG的主要差異性簡述 11
表2-2 300-Lead Package Options—Cost Summary 13
表2-3 COG製造流程 16
表2-4 驅動IC顯示器組距應用I/O說明 28
表2-5 驅動IC TCP/COF規格說明 31
表2-6 驅動IC TCP/COF製程差異說明 32
表3-1 公司發展沿革 52
表3-2 研究步驟 58
表4-1 檢驗流程 59
表4-2 465站 漏檢率(早班人員) 61
表4-3 465站 漏檢率(晚班人員) 62
表4-4 2008年695站 漏檢率 63
表4-5 2009年695站 漏檢率 63
表4-6 2008年698站 漏檢率 64
表4-7 2009年698站 漏檢率 65
表4-8 2009年四月695站 漏檢缺點件數 65
表4-9 695站最近半年漏檢缺點 66
表4-10 新舊流程比較 69
表5-1 外觀檢驗各站產能 72
表5-2 產能需求預計更改的VC流程方案一 73
表5-3 產能需求預計更改的VC流程方案二 74
表5-4 產能需求預計更改的VC流程方案三 75
表5-5 提升產能成本預估 75
表5-6 實驗結果的流程最佳化 76







圖目錄
圖1-1 台灣平面顯示器產業之產值成長趨勢單位:10億台 3
圖1-2 LCD用材料成本分析(以15吋面板為例) 3
圖1-3 研究流程圖 6
圖2-1 wire bonding 7
圖2-2 Inner Lead Bonding 7
圖2-3 Solder bumping 8
圖2-4 IC成品裝配(前段製程) 10
圖2-5 IC封裝(後段製程) 10
圖2-6 驅動IC製造流程 14
圖2-7 多排凸塊 15
圖2-8 金凸塊COG和樹酯核心凸塊的結構 15
圖2-9 COG研磨切割製造一般標準流程 17
圖2-10 晶圓正面 18
圖2-11 晶圓背面 18
圖2-12 晶圓切割成晶粒 18
圖2-13 晶粒線路區 18
圖2-14 Chip介紹 19
圖2-15 機台揀晶 20
圖2-16 揀至盤子 20
圖2-17 揀滿一盤完成 20
圖2-18 TCP產品外觀專有名詞介紹 21
圖2-19 TCP捲帶寬度 22
圖2-20 TCP齒輪孔寬度 23
圖2-21 TCP製造流程 23
圖2-22 ILB tape 教讀位置 24
圖2-23 ILB Chip教讀位置 24
圖2-24 塗膠後正面 25
圖2-25 塗膠後背面 25
圖2-26 蓋印在晶體 26
圖2-27 蓋印在捲帶 26
圖2-28 成品測試示意圖 27
圖2-29 COF接合被動元件 27
圖2-30 驅動IC接合面板 27
圖2-31 驅動IC接合間距 29
圖2-32 驅動IC接合間距 29


圖2-33 COF正面說明 (Sn) 30
圖2-34 COF 背面說明(PI) 30
圖2-35 COF 底材厚度38 µm (透明度高) 32
圖2-36 TCP 底材厚度75 µm 32
圖2-37 TCP/COF 捲帶朝上/朝下 33
圖2-38 COF fine pitch 34
圖2-39 COF封裝流程 35
圖2-40 晶圓切割流程 35
圖2-41 晶粒正崩 37
圖2-42 晶粒背崩 37
圖2-43 研磨切割設備 38
圖2-44 引腳接合原理 39
圖2-45 reel to reel 40
圖2-46 引腳接合 41
圖2-47 共金 41
圖2-48 無共金 41
圖2-49 引腳脫落 41
圖2-50 ILB流程 42
圖2-51 引腳接合首批品質確認 43
圖2-52 引接結合SEM and 3D顯微鏡各角度相片 44
圖2-53 塗膠程序 45
圖2-54 塗膠流程 46
圖2-55 蓋印流程 47
圖2-56 半導體雷射蓋印 48
圖2-57 油墨蓋印 48
圖2-58 YAG雷射 48
圖2-59 手動VC機台外觀檢驗 48
圖2-60 自動VC機台外觀檢驗 49
圖2-61 成品測試機台 49
圖2-62 包裝流程 50
圖3-1 次級資料庫 54
圖3-2 次級資料庫輸出格式 54
圖3-3 外觀檢驗規格-樹脂部份 55
圖3-4 外觀檢驗規格-蓋印部份 56
圖3-5 外觀檢驗規格-晶體部份 56
圖3-6 外觀檢驗規格-捲帶部份 57

圖4-1 檢驗流程 60
圖4-2 早晚班檢出率 62
圖4-3 2008年檢出率 64
圖4-4 695漏檢率缺點分析 66
圖4-5 四月份695站漏檢缺點顆數分析 67
圖4-6 四月份新作業標準698站退貨率 68
參考文獻
【中文部分】
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【英文部分】
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