跳到主要內容

臺灣博碩士論文加值系統

(44.200.27.215) 您好!臺灣時間:2024/04/15 05:41
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果 :::

詳目顯示

我願授權國圖
: 
twitterline
研究生:林高守
研究生(外文):Lin, Kao-Shou
論文名稱:高編碼率之CP-PEGLDPC解碼器設計與實做
論文名稱(外文):Design and Implementation of High Code-Rate LDPC Decoder based on CP-PEG Code Construction
指導教授:張錫嘉方偉騏
指導教授(外文):Chang, Hsie-ChiaFang, Wai-Chi
學位類別:碩士
校院名稱:國立交通大學
系所名稱:電子工程系所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2009
畢業學年度:97
語文別:中文
論文頁數:38
中文關鍵詞:低密度同位元碼解碼器高編碼率
外文關鍵詞:LDPCHigh Code Rate
相關次數:
  • 被引用被引用:0
  • 點閱點閱:373
  • 評分評分:
  • 下載下載:0
  • 收藏至我的研究室書目清單書目收藏:0
本論文提出了高編碼率之 CP-PEG 低密度同位元碼解碼器。我們使用CP-PEG演算法建造了一個(2048,1920) 非規則低密度同位元碼,錯誤更正能力勝過其他PEG-BASED的演算法所建造的碼。 然而,高字碼15/16將會導致大的Check node degree,也會成為硬體實做上的困難點。我們使用了VSS排程降低解碼圈數,並提出單級管線架構減少訊息的儲存量,同時我們又更進一步最佳化CNU減少所需的暫存器。比起傳統架構,總共73%的訊息可以省去不用儲存。此解碼器在90nm製程下,當供應電壓為1.4V,最高能達到11.5Gbps的解碼速度,晶片的面積是3.78mm2。當供應電壓為0.8V, 能源效率為0.033 nJ/bit 解碼速度為5.77Gbps。根據實驗結果,此CP-PEG解碼器的解碼速度達到IEEE 802.15.3c (1440,1344)碼的要求,並且CP-PEG解碼器擁有與(1440,1344)類似的編碼率。所以我們所提出的方法可以有效的用於設計出高編碼率低密度同位元檢查碼的實做上。
In this thesis, a LDPC decoder chip based on CP-PEG code construction is presented. The (2048, 1920) irregular LDPC code generated by CP-PEG algorithm has better performance than other PEG-based codes; however, the large check node degrees introduced by high code-rate 15/16 become the implementation bottleneck. To design such high code-rate LDPC decoder, our approach features variable-node-centric sequential scheduling to reduce iteration number, single pipelined decoder architecture to lessen the message storage memory size, as well as optimized check node unit to further compress the register number. Overall 73% message storage memory is saved compared to traditional architecture. Fabricated in 90nm CMOS technology, a test decoder chip could achieve maximum 11.5 Gbps throughput under 1.4V supply voltage with core area of 3.78 mm2. While the throughput meets IEEE 802.15.3c (1440, 1344) LDPC code requirement. In addition, CP-PEG (2048, 1920) LDPC code own the similar code rate as the (1440, 1344) code. Thus our proposed methodology is proven to be effective in high code rate decoder design and implementation.
Contents
中文摘要 i
英文摘要 ii
誌謝 iii
Contents v
List of Figures vii
List of Tables viii
1 Introduction 1
1.1 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Thesis Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
2 Decoding Algorithm and Code Structure 3
2.1 LDPC decoding algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.1.1 Standard BP Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.1.2 Variable-node-centric Sequential Scheduling . . . . . . . . . . . . . . . . 5
2.2 CP-PEG LDPC Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2.1 CP-PEG LDPC Code Construction . . . . . . . . . . . . . . . . . . . .7
2.2.2 Parity Check Matrix Permutation and Division . . . . . . . . . . . . . 7
3 Proposed Decoder Architecture 10
3.1 Single Pipelined Architecture . . . . . . . . . . . . . . . . . . . . . . . . . 10
3.2 Check Node Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.3 Variable Node Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.4 Comparison and Discussion . . . . . . . . . . . . . . . . . . . . . . . . . . 16
3.4.1 Evaluation of Different Sorter Architecture . . . . . . . . . . . . . . . 16
3.4.2 Comparison With Conventional Architecture . . . . . . . . . . . . . . . 17
v
4 Simulation and Implementation Results 20
4.1 Code Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
4.2 Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
5 Conclusion and Future Work 25
5.1 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
5.2 Future Work . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
A AWGN Core 27
A.1 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
A.2 Box-Muller Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
A.3 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
A.4 FPGA emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
[1] R. G. Gallager, Low-Density Parity-Check Codes. Cambridge, MA: MIT Press,
1963.
[2] D. J. C. MacKay and R. M. Neal, “Near Shannon limit performance of low density
parity check codes,” Electron. Lett., vol. 33, no. 6, pp. 457–458, Mar. 1997.
[3] M. Mansour and N. Shanbhag, “High-throughput LDPC decoders,” IEEE Trans. on
VLSI Systems, vol. 11, no. 6, pp. 976–996, Dec. 2003.
[4] D. Hocevar, “A reduced complexity decoder architecture via layered decoding of ldpc
codes,” in Proc. IEEE Workshop on Signal Processing Systems (SiPS’04), Oct. 2004,
pp. 107–112.
[5] Part 3: carrier sense multiple access with collision detection (CSMA/CD) access
method and physical layer specificaions, IEEE Std. P802.3an-2006, Sept. 2006.
[6] Part 15.3: wireless medium access control (MAC) and physical layer (PHY) specifica-
tions for high rate wireless personal area networks (WPANs), IEEE Std. P802.15.3c-
DF8, 2009.
[7] J. Zhang and M. Fossorier, “Shuffled iterative decoding,” IEEE Transactions on
Communications, vol. 53, no. 2, pp. 209–213, Feb. 2005.
[8] Y. K. Lin, C. L. Chen, Y. C. Liao, and H. C. Chang, “Structured LDPC codes
with low error floor based on peg tanner graphs,” in IEEE Int. Sympo. Circuits and
Systems (ISCAS’08), May 2008, pp. 1846–1849.
37
[9] A. Darabiha, A. C. Carusone, and F. R. Kschischang, “A 3.3-Gbps bit-serial block-
interlaced min-sum LDPC decoder in 0.13-μm CMOS,” in Proc. IEEE CICC’07,
Sept. 2007, pp. 459–462.
[10] X. Y. Shih, C. Z. Zhan, C. H. Lin, and A. Y. Wu, “A 19-mode 8.29mm2 52-mW
LDPC decoder chip for IEEE 802.16e system,” in Proc. Int. Sympo. VLSI Circuits
(SOVC’07), June 2007, pp. 16–17.
[11] Z. Zhang, V. Anantharam, M. Wainwright, and B. Nikolic, “A 47 gb/s LDPC de-
coder with improved error rate performance,” in Proc. Int. Sympo. VLSI Circuits
(SOVC’09), June 2009.
[12] B. F. C. A. Alimohammad, S. F. Fard and C. Schlege, “A compact and accurate
gaussian variate generator,” IEEE Trans. on VLSI Systems, vol. 16, no. 5, pp. 517–
527, May 2008.
[13] P. LEcuyer, “Tables of maximally equidistributed combined lfsr generators,” Math.
Comput. Archive, vol. 68, no. 225, pp. 261–269, 1999.
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top
無相關論文
 
無相關期刊
 
1. 基於總體經驗模態分解演算法的晶片系統設計及其於光電容積描記法訊號處理系統的應用
2. 基於穩態視覺誘發電位之多通道腦機介面電話撥號系統實作
3. 應用於腦波意念判斷之多通道線上遞迴 獨立成份分析晶片設計
4. 基於總體經驗模態分解之 有效PPG訊號處理系統的實現及驗證
5. 擴散光學斷層掃描之三維非線性六邊形重建演算法系統晶片設計
6. 基於低功耗動脈光容積描計法訊號調變與解調變晶片設計之可攜式生理監測系統實作
7. 應用於無線床邊監護系統之高集成度多核生醫信號處理晶片設計與系統實作
8. 應用於十六通道腦波即時處理系統之高效能奇異值分解處理器與線上遞迴獨立通道成分分析之系統晶片設計與實作
9. 基於希爾伯特-黃轉換之應用於生醫音頻訊號處理系統晶片設計
10. 應用於早期乳房腫瘤偵測之手持式近紅外光斷層 影像偵測系統與晶片設計
11. 基於線上遞迴式獨立成分分析以及眼動雜訊自動去除機制之即時多通道腦波擷取系統晶片設計
12. 擴散光學斷層掃描系統晶片設計與實現
13. 高速渦輪解碼器晶片設計及其在CCSDS系統上的應用
14. 基於遞迴最小平方自適應濾波器演算法的無線式光容積描計訊號之多項生理參數監測系統實作
15. 應用於乳房腫瘤影像之擴散光學斷層掃描三維多層重建演算法系統晶片設計與實現