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研究生:劉俊彥
研究生(外文):Chun-Yen Lu
論文名稱:具高可靠度與較佳佈局空間之扭曲重疊差動對設計
論文名稱(外文):Twisted-Overlap Differential-Pairs Design with High Reliability and Optimal Layout Space
指導教授:黃文增黃文增引用關係
指導教授(外文):Wen-Tzeng Huang
口試委員:張榮正段裘慶陳錦杏
口試委員(外文):Yung-Cheng ChangChiu-Ching TuanChin-Hsing Chen
口試日期:2009-07-20
學位類別:碩士
校院名稱:國立臺北科技大學
系所名稱:電資碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2009
畢業學年度:97
語文別:中文
論文頁數:72
中文關鍵詞:交錯式多差動對扭曲重疊差動對佈局眼圖訊號完整度
外文關鍵詞:Differential-PairsTwisted Differential-PairsTwisted-Overlap Differential-PairsLayoutEye diagramJitterSignal Integrity
相關次數:
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現今,差動傳輸線已擁有高免疫雜訊干擾能力、高傳輸率與少佈局空間的優點,它已成為高速印刷電路板佈線重點之ㄧ。因此,在本研究中,我們針對佈局空間提出一種新穎的多差動對佈局設計結構稱為扭曲重疊差動對佈局法,主要目標是不降低傳輸品質下還能夠節省佈局空間。和文獻中傳統差動對和交錯式多差動對佈局法比較時,我們所提出的方法的優點是利用上下層交替方式,節省佈局表面層走線的佈局空間。換言之,我們的方法可以增加零件擺放的面積,改善多差動對佈局時的走線寬度的使用率。
在實作上,16對差動傳輸線我們的方法和其他兩種方法比較,可節省17%佈局空間。而且,我們所提出的方法在佈局設計上是較佳的。更進一步,我們定義一個單位佈局面積上的雜訊總和量,稱為“評估因子=(雜訊因子/單位佈局面積)”來評估此三種方法的效能,其中,雜訊因子為“眼圖大小、眼寬與抖動率”三者的總和量。因此,此評估因子之值是愈小愈好。從實作來驗證我們的方法,傳統差動對、交錯式多差動對佈局法和我們提出方法的評估因子分別是4.00、4.29和3.10。因此,我們的策略是最優的。我們深信所提出的扭曲重疊差動對佈局法可實際運用於印刷電路板的佈局中。在維持信號完整性之下,可得到因為佈線面積減少而帶來更佳的零件擺置空間。
Nowadays, the Differential-Pairs design has owned the advantages of high immunity noise capability, high transmission bandwidth, and less layout space. Therefore, in this study, we propose a novel layout approach for Differential-Pairs, called Twisted-Overlap Differential-Pairs (TODP), to reduce the layout space without lowering the transmission bandwidth. Compared with the Twisted Differential-Pairs (TDP) in the literal, our approach is to employ the different layers and then to overlap the same PCB vertical space for reducing the layout routing space. Hence, our proposed method can get the more space for other components and the width of the layout space. Compared with the other two layout methods, our proposed approach can save 17% layout space than that of the others under the 16 Differential-Pairs in the experiments. Moreover, a factor is defined as the amount of the noise within one unit layout area, called evaluation factor = (noise factor / one unit layout), where noise factor is the amount of the eye high, jitter, and eye height. Hence, a less factor is more performance. From our experiment results to verify our method, the evaluation factors of the tradition Differential-Pairs, TDP, and our approach designs are 4.00, 4.29, and 3.10, respectively. Therefore, our method is the best method among them. From our experiment results, our approach can be implemented in the PCB layout strategy such that it can get the more layout space for components under the good signal integration condition.
摘 要 ii
ABSTRACT iii
誌 謝 v
目 錄 vi
表 目 錄 viii
圖 目 錄 ix
第一章 緒論 1
1.1 研究背景 1
1.2 文獻回顧 2
1.3 研究動機 3
1.4 論文大綱 4
第二章 差動對傳輸線與相關研究 6
2.1 傳輸線之基礎特性 6
2.1.1 傳輸線的電路模型及參數 7
2.2 差動對傳輸線介紹 10
2.2.1 差動對傳輸線的基礎模型 11
2.2.2 偶模態 12
2.2.3 奇模態 14
2.2.4 差模阻抗和共模阻抗 16
2.3 相關研究 - 利用交錯式多差動對佈局法 17
第三章 眼圖與差動對傳輸線量測 18
3.1 眼圖 18
3.1.1 過衝及下衝現象 19
3.1.2 眼開大小 20
3.1.3 振鈴現象 20
3.1.4 抖動與通道延遲時間 20
3.2 時間領域量測 22
3.2.1 時間領域量測儀器 22
3.2.2 量測探棒校正 23
3.2.3 眼圖量測–以LVDS量測為例 29
第四章 佈局走線面積寬度較佳化設計 35
4.1 測試結構描述 35
4.1.1 交錯式多差動對佈局法 37
4.1.2 扭曲重疊差動對佈局法 39
4.2 電路模型 40
4.3 比較交錯-重疊式和交錯式多差動對佈局法說明及面積寬度公式 47
4.3.1 計算交錯式多差動對佈局法的佈局面積寬度 48
4.3.2 計算扭曲重疊差動對佈局法面積寬度 48
4.4 比較交錯-重疊式和交錯式多差動對佈局方式在面積寬度的關係 50
4.4.1 交錯-重疊式和交錯式多差動對佈局方式面積寬度的關係 51
4.4.2 實例說明:週邊元件內連接匯流排的面積比較 51
4.5 多差動對佈局法模擬結果 53
4.5.1 模擬眼圖 53
4.5.2 比較模擬結果-採用混合比較因子 55
4.6 多差動對佈局法量測結果 58
4.6.1 量測眼圖 58
4.6.2 比較量測結果-採用混合比較因子 61
第五章 結論與未來展望 64
5.1 結論 64
5.2 未來發展與建議 64
參考文獻 66
附錄A 中英文對照 68
附錄B 三種多差動對架構示意圖 70
[1]C. H. Chen, W. T. Huang, C. T. Chou and C. H. Lu, “An Accurate Design Methodology to Prevent Crosstalk,” Electronic Letters 1st February 2007 Vol. 43 No. 3.
[2]W. T. Huang, C. H. Chen, C. H. Lu, and S. Y. Tan,“A Novel Design to Prevent Crosstalk,” IEEE TENCON, Oct. 2007.
[3]黃文增,楊國偉,陳錦杏,譚巽言,“扇型結構的開路截線應用到印刷電路板的共振感知設計” 2007年全國電信研討會,Nov. 2007。
[4]黃文增,周慶棟,古士興,陳錦杏,“基於加強型IBIS模型的同步切換雜訊之感測及防制設計” 2007第五屆微電子技術發展與應用研討會,pp-155-156, May 2007。
[5]F. D. Mbairi, W. P. Siebert, and H. Hesselbom, “On The Problem of Using Guard Traces for High Frequency Differential Lines Crosstalk Reduction,” IEEE Transactions on Components and Packing Technologies, Vol. 30, No. 1, Mar., 2007.
[6]The National Technology Roadmap for Semiconductors, Semiconductor Industry Associations, 2000.
[7]H. W. Ott, Noise Reduction Techniques in Electronic Systems. John Wiley & Sons, 1988.
[8]S. H. Hall, G. W. Hall, and J. A. McCall, “High-Speed Digital System Design: A Handbook of Interconnect Theory and Design Practices,” John-Wiley & Sons, 2000.
[9]林宇森,“轉角不連續結構之電氣特性分析與補償設計”,碩士論文,國立臺灣大學電信工程學硏究所,2007。
[10]G. Kim, D. G. Kam, and J. Kim, “TDR/TDT Analysis by Crosstalk in Single and Differential Meander Delay Lines for High Speed PCB Applications,” IEEE International Symposium on Electromagnetic Compatibility, Vol. 3, Aug. 2006.
[11]陳彥豪,“應用慢波結構於差動傳輸線之信號完整性補償”,碩士論文,國立臺北科技大學電腦通訊與控制硏究所,2003。
[12]G. H. Shiue, W. D. Guo, C. M. Lin, and R. B. Wu, “Noise Reduction Using Compensation Capacitance for Bend Discontinuities of Differential Transmission Lines, ” IEEE Transactions on Advances Packaging, Vol. 29, No. 3, Aug. 2006.
[13]D.G. Kam, H. Lee, and J. Kim, “Twisted Differential Line Structure on High-Speed Printed Circuit Boards to Reduce Crosstalk and Radiated Emission,” IEEE Transactions on Advances Packaging, Vol. 27, No. 4, Aug. 2004.
[14]電子工程專輯 介面設計,http://www.eettaiwan.com/MUL_644847_new-products_32_NP.HTM
[15]尤正褀、曾振東、潘恆堯編譯,“電子通信技術”,台北:全華科技圖書股份有限公司,2006,第637-658頁。
[16]B. Young, “Digital Signal Integrity-Modeling and Simulation with Interconnects and Package,” USA/NJ: Prentice Hall PTR Upper Saddle River, 2000.
[17]E. Bogatin, Signal Integrity – Simplified, New Jersey:Publishing as Prentice Hall, 2004.
[18]袁杰,無線電高頻電路,全華科技圖書股份有限公司,2001。
[19]劉建宏,“電路板高數位連線子系統之眼狀圖分析” , 碩士,台灣大學,2003。
[20]楊家能, “2.5 Gb/s光收發模組之研發”,碩士,中山大學,2004。
[21]卓聖鵬,“高頻與微波量測”, 台灣台北:全華科技圖書股份有限公司,2001/4,第2_2 – 2_42頁。
[22]黃志億,“封裝基板上差動對繞線設計之研究”,碩士論文,國立中山大學電機工程學系,2006。
[23]J. E. Schutt-Aine, “Time-domain characterization of coupled microstrip lines,” IEEE Transactions on Packaging and Manufacturing Technology, Vol. 15, pp.231-235, April 1992.
[24]R, Merritt, Next-gen PCI Express aims at 8Gbits/s, EE Times, http://www.eetimes.com/showArticle.jhtml?articleID=201302918.
[25]National Instruments台灣網頁,技術白皮書:PCI Express標準概觀, http://digital.ni.com/worldwide/taiwan.nsf/web/all/1B94B8AC0DF8BAEB4825705A00317FA0#5。
[26]J. S. Pak, H. Kim, J. Lee, and J. Kim, “Modeling and Measurement of Radiated Field Emission From a Power/Ground Plane Cavity Edge Excited by a Through-Hole Signal Via Based on a Balanced TLM and Via Coupling Model,” IEEE Transactions on Components and Packing Technologies, Vol. 30, No. 1, Feb. 2007.
[27]K. Lee, H.K. Jung, J. Y. Sim, and H. J. Park, “Reduction of Transient Far-End Crosstalk Voltage and Jitter in DIMM Connectors for DRAM Interface,” IEEE Microwave and Wireless Components Letters, Vol. 19, No. 1, Jan. 2009.
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